- 目录 简述 ASIC和FPGA之间的比较 FPGA和CPLD之间的比较 简述 ASIC是英文Application Specific Integrated Circuits的缩写，即专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。 FPGA是英文Field Programmable Gate Array的缩写... 目录 简述 ASIC和FPGA之间的比较 FPGA和CPLD之间的比较 简述 ASIC是英文Application Specific Integrated Circuits的缩写，即专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。 FPGA是英文Field Programmable Gate Array的缩写...
- FPGA对绝大多数的人来说相对有些陌生。经常有朋友问我，你们成天搞的这个 FPGA 到底是什么东西。 我想很难用一两句通俗易懂的语言解释什么是 FPGA，因为当今的 FPGA 已经是一个非常复杂的系统了。打个比喻来说，对于热爱乐高的人来说 FPGA 设计就像搭积木，对于爱涂鸦的我来说 FPGA&... FPGA对绝大多数的人来说相对有些陌生。经常有朋友问我，你们成天搞的这个 FPGA 到底是什么东西。 我想很难用一两句通俗易懂的语言解释什么是 FPGA，因为当今的 FPGA 已经是一个非常复杂的系统了。打个比喻来说，对于热爱乐高的人来说 FPGA 设计就像搭积木，对于爱涂鸦的我来说 FPGA&...
- 目录 复位的目的 同步复位 异步复位 优缺点比较 异步复位，同步释放（撤离） 复位的目的 复位的基本目的是使器件进入到可以稳定工作的确定状态，这避免了器件在上电后进入到随机状态导致跑飞了。在实际设计过程中，设计者必须选择最适合于设计本身的复位方式。 耳熟能详的是同步复位和异步复位，分别介绍如下： 同步复位 同步复位就是指复位信号只有在时钟... 目录 复位的目的 同步复位 异步复位 优缺点比较 异步复位，同步释放（撤离） 复位的目的 复位的基本目的是使器件进入到可以稳定工作的确定状态，这避免了器件在上电后进入到随机状态导致跑飞了。在实际设计过程中，设计者必须选择最适合于设计本身的复位方式。 耳熟能详的是同步复位和异步复位，分别介绍如下： 同步复位 同步复位就是指复位信号只有在时钟...
- 目录 前言 主题 Verilog HDL设计代码 测试代码 仿真波形 ISE中综合 RTL Schematic Technology Schematic 前言 数字时钟计数器和我的前一篇博文：级联模60计数器（Verilog HDL语言描述）（仿真与综合）的级联思路几乎一样。 数字时钟计数器的秒、分用的是模60计数器，而时用的是模24计数器，所以呢，这... 目录 前言 主题 Verilog HDL设计代码 测试代码 仿真波形 ISE中综合 RTL Schematic Technology Schematic 前言 数字时钟计数器和我的前一篇博文：级联模60计数器（Verilog HDL语言描述）（仿真与综合）的级联思路几乎一样。 数字时钟计数器的秒、分用的是模60计数器，而时用的是模24计数器，所以呢，这...
- 问题概述： 输入FPGA引脚上的25MHz时钟，配置PLL使其输出4路分别为12.5MHz、25MHz、50MHz和100MHz的时钟信号，这4路时钟信号又分别驱动4个不同位宽的计数器不停的计数工作，这些计数器的最高位最终输出用于控制4个不同的LED亮灭。由于这4个时钟频率都有一定的倍数关系，所以我们也很容易通过调整合理的计数器位宽，达到4个LED闪烁一致的控制。 ... 问题概述： 输入FPGA引脚上的25MHz时钟，配置PLL使其输出4路分别为12.5MHz、25MHz、50MHz和100MHz的时钟信号，这4路时钟信号又分别驱动4个不同位宽的计数器不停的计数工作，这些计数器的最高位最终输出用于控制4个不同的LED亮灭。由于这4个时钟频率都有一定的倍数关系，所以我们也很容易通过调整合理的计数器位宽，达到4个LED闪烁一致的控制。 ...
- 多个系数集 对于多系数过滤器，单个.coe文件用于指定系数集。 每个系数集应附加到前一组系数。 例如，如果设计了一个2系数集，10抽头对称滤波器， 系数集＃0为：coefdata = -1，-2，-3,4,5,5,4，-3，-2 ，-1; 和系数集＃1是： coefdata = -9，-10，-11,12,13,13,12，-11，-10，-9; 那么整个过滤器的... 多个系数集 对于多系数过滤器，单个.coe文件用于指定系数集。 每个系数集应附加到前一组系数。 例如，如果设计了一个2系数集，10抽头对称滤波器， 系数集＃0为：coefdata = -1，-2，-3,4,5,5,4，-3，-2 ，-1; 和系数集＃1是： coefdata = -9，-10，-11,12,13,13,12，-11，-10，-9; 那么整个过滤器的...
- 目录 FPGA简介 FPGA特点 FPGA芯片结构 1.可编程输入输出单元（IOB） 2.可配置逻辑块（CLB） 3.嵌入式块RAM（BRAM） 4.丰富的布线资源 5.底层内嵌功能单元 6.内嵌专用硬核 FPGA简介 FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在可编程阵列逻辑 PAL（Pr... 目录 FPGA简介 FPGA特点 FPGA芯片结构 1.可编程输入输出单元（IOB） 2.可配置逻辑块（CLB） 3.嵌入式块RAM（BRAM） 4.丰富的布线资源 5.底层内嵌功能单元 6.内嵌专用硬核 FPGA简介 FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在可编程阵列逻辑 PAL（Pr...
- 目录 简单介绍： 设计思路 Verilog HDL硬件语言描述： 语言检测 引脚分配 综合 实现 器件配置 时间不饶人，我快速记录一下这个过程吧。 简单介绍： 蜂鸣器是一种最简单的发声元器件，它的应用也非常广泛，大都是作为报警或发声提醒装置。 PWM即脉冲宽度调制，PWM的输出只有高电平1和低电平0。PWM不停的重复输出周期为T，其中高电平1时间... 目录 简单介绍： 设计思路 Verilog HDL硬件语言描述： 语言检测 引脚分配 综合 实现 器件配置 时间不饶人，我快速记录一下这个过程吧。 简单介绍： 蜂鸣器是一种最简单的发声元器件，它的应用也非常广泛，大都是作为报警或发声提醒装置。 PWM即脉冲宽度调制，PWM的输出只有高电平1和低电平0。PWM不停的重复输出周期为T，其中高电平1时间...
- 上篇博文：组合逻辑中的竞争与险象问题（四）说到了险象的分类，通过险象的分类，我们同时也明白了什么样的竞争会引起什么样的险象。 这篇博文来分析，险象对数字电路的影响以及如何消除险象？ 险象对数字电路的影响 如果组合逻辑是同步电路中的组合成分，那么其输入是直接由寄存器驱动的，而其输出也是直接输送给寄存器的。因此，无论该组合逻辑是否会产生险象，我们都需要在时序分析中确保延迟最... 上篇博文：组合逻辑中的竞争与险象问题（四）说到了险象的分类，通过险象的分类，我们同时也明白了什么样的竞争会引起什么样的险象。 这篇博文来分析，险象对数字电路的影响以及如何消除险象？ 险象对数字电路的影响 如果组合逻辑是同步电路中的组合成分，那么其输入是直接由寄存器驱动的，而其输出也是直接输送给寄存器的。因此，无论该组合逻辑是否会产生险象，我们都需要在时序分析中确保延迟最...
- 前几天无意中打开了Vivado HLS这个设计工具，并看了几眼数据手册，大概是说有种更高抽象级别的设计方式，当然我是不知道的，也没有深究，今天看到《基于FPGA的数字信号处理》这本书，提到了数字系统设计的演变，最后提到了HLS这种设计方法，觉得是一个不错的科普了，具体的内容还需要自己研究，记录下笔记。 数字系统设计经历了计算机辅助设计（computer Aided Desi... 前几天无意中打开了Vivado HLS这个设计工具，并看了几眼数据手册，大概是说有种更高抽象级别的设计方式，当然我是不知道的，也没有深究，今天看到《基于FPGA的数字信号处理》这本书，提到了数字系统设计的演变，最后提到了HLS这种设计方法，觉得是一个不错的科普了，具体的内容还需要自己研究，记录下笔记。 数字系统设计经历了计算机辅助设计（computer Aided Desi...
- Xilinx 7 Series FPGA and Zynq-7000 All Programmable SoC Libraries Guide for HDL Designs 最近在看关于Ultrafast设计方法学的视频以及Vivado design Methodology的用户手册时，总是提到SRL，我总是很困惑，总是用这个缩写，到底是啥，也许没有看这些东西的时候，我还... Xilinx 7 Series FPGA and Zynq-7000 All Programmable SoC Libraries Guide for HDL Designs 最近在看关于Ultrafast设计方法学的视频以及Vivado design Methodology的用户手册时，总是提到SRL，我总是很困惑，总是用这个缩写，到底是啥，也许没有看这些东西的时候，我还...
- 不稳定态，指的就是不稳定的状态。请注意，寄存器输出的不稳定状态并不是由于赋值冲突而导致的不确定状态（‘X’状态），而是由于不同路径的延迟不一致所导致的数据线上出现了一个或多个非预期的中间状态。 时序仿真时，寄存器的输出从A变为B时，中间会有一小段毛刺。毛刺其实是有确切的取值的。 单触发器寄存器 如果寄存器只包含一个触发器，即寄存器的容量为1bit。例如，在下一个有效时钟... 不稳定态，指的就是不稳定的状态。请注意，寄存器输出的不稳定状态并不是由于赋值冲突而导致的不确定状态（‘X’状态），而是由于不同路径的延迟不一致所导致的数据线上出现了一个或多个非预期的中间状态。 时序仿真时，寄存器的输出从A变为B时，中间会有一小段毛刺。毛刺其实是有确切的取值的。 单触发器寄存器 如果寄存器只包含一个触发器，即寄存器的容量为1bit。例如，在下一个有效时钟...
- 目录 背景 IBUF IBUFDS IBUFG IBUFGDS 背景 这篇博文是下面这篇博文的继续： 【FPGA】Buffer专题介绍（一） 但介绍方式我想放的更自由一点，要不然就是官方文档了。 IBUF 这是一个输入缓冲（Input Buffer）原语，不过这个原语一般不需要你自己去例化，综合工具会根据情况自己添加的。 上面显示，推荐的设计方... 目录 背景 IBUF IBUFDS IBUFG IBUFGDS 背景 这篇博文是下面这篇博文的继续： 【FPGA】Buffer专题介绍（一） 但介绍方式我想放的更自由一点，要不然就是官方文档了。 IBUF 这是一个输入缓冲（Input Buffer）原语，不过这个原语一般不需要你自己去例化，综合工具会根据情况自己添加的。 上面显示，推荐的设计方...
- 时钟，时序逻辑的心跳 在时序逻辑中，正是时钟信号将各个存储单元中的数据一级一级地推动下去，如果时钟信号突然停止，那么整个时序逻辑也将陷入瘫痪，因此，时钟就好像时序逻辑的心跳一样，那么重要却又平常的存在着。 几乎所有的FPGA设计都是时序逻辑，就意味着几乎所有的FPGA设计都离不开时钟，时钟之于时序逻辑，好比空气之于众生。因此，要确保FPGA设计成功，就先要确保时钟信号成功... 时钟，时序逻辑的心跳 在时序逻辑中，正是时钟信号将各个存储单元中的数据一级一级地推动下去，如果时钟信号突然停止，那么整个时序逻辑也将陷入瘫痪，因此，时钟就好像时序逻辑的心跳一样，那么重要却又平常的存在着。 几乎所有的FPGA设计都是时序逻辑，就意味着几乎所有的FPGA设计都离不开时钟，时钟之于时序逻辑，好比空气之于众生。因此，要确保FPGA设计成功，就先要确保时钟信号成功...
- 上篇博文讲了半带抽取器，趁热打铁，这篇博文讲半带插值器；这种对应关系不止此一例，之前的博文：多相抽取器与多相插值器，也是这一类关系。 正如半带抽取器是更一般的多相抽取滤波器的优化版本一样，半带插值器是多相插值器的特殊情况。图3-32显示了半带插值器。 真正的半带插值器的系数集与具有相同规格的半带抽取器的系数集相同。在脉冲响应中大量的零分量的利用与半带抽取器完全相同的... 上篇博文讲了半带抽取器，趁热打铁，这篇博文讲半带插值器；这种对应关系不止此一例，之前的博文：多相抽取器与多相插值器，也是这一类关系。 正如半带抽取器是更一般的多相抽取滤波器的优化版本一样，半带插值器是多相插值器的特殊情况。图3-32显示了半带插值器。 真正的半带插值器的系数集与具有相同规格的半带抽取器的系数集相同。在脉冲响应中大量的零分量的利用与半带抽取器完全相同的...
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