- 1、怎么知道RTL Schematic中的instance与哪段代码对应呢？ 摘抄问题： ISE综合后可以看到RTL Schematic，但我们知道在RTL编码时，要经常问自己一个问题“我写的这段代码会综合成什么样的电路呢”。对于一个简单的设计，比如一个触发器，综合后的RTL电路可能只有一个instance，就是触发器，很直观。但对于一个比较大的设计，RTL Sc... 1、怎么知道RTL Schematic中的instance与哪段代码对应呢？ 摘抄问题： ISE综合后可以看到RTL Schematic，但我们知道在RTL编码时，要经常问自己一个问题“我写的这段代码会综合成什么样的电路呢”。对于一个简单的设计，比如一个触发器，综合后的RTL电路可能只有一个instance，就是触发器，很直观。但对于一个比较大的设计，RTL Sc...
- 先给出半带 FIR滤波器的一般频率响应： 幅度频率响应关于四分之一采样频率π/ 2弧度对称。采样率归一化为 2π radians/sec，通带与阻带频率的关系为： 通带与阻带波纹相等，这些特征反映在滤波器的冲激响应中。 事实上，对于抽头个数为奇数的半带滤波器，其接近一半的滤波器系数为零且交错在非零系数之间。如下图，是具有11个抽头的半带滤波器： ... 先给出半带 FIR滤波器的一般频率响应： 幅度频率响应关于四分之一采样频率π/ 2弧度对称。采样率归一化为 2π radians/sec，通带与阻带频率的关系为： 通带与阻带波纹相等，这些特征反映在滤波器的冲激响应中。 事实上，对于抽头个数为奇数的半带滤波器，其接近一半的滤波器系数为零且交错在非零系数之间。如下图，是具有11个抽头的半带滤波器： ...
- 目录 前言 介绍 设计输入 综合（SYnthesize） 综合流程 综合要点： 设计实现 翻译 映射 布局布线 生成配置文件 验证 器件配置 前言 这篇博文先总的说一下 Xilinx FPGA开发的基本流程（不包括实例介绍），实例介绍在另有博文介绍。 Xilinx FPGA的开发在ISE（Integrated Software Environ... 目录 前言 介绍 设计输入 综合（SYnthesize） 综合流程 综合要点： 设计实现 翻译 映射 布局布线 生成配置文件 验证 器件配置 前言 这篇博文先总的说一下 Xilinx FPGA开发的基本流程（不包括实例介绍），实例介绍在另有博文介绍。 Xilinx FPGA的开发在ISE（Integrated Software Environ...
- 为什么介绍这种排序算法：最近在独立编写霍夫曼编码的verilog HDL设计程序，其中用到了排序模块，对一组数据进行排序，苦寻几天，最终找到了这个全新的适合硬件实现的排序算法，分享与此，以空间换时间的并行排序算法。十分感谢论文作者，看到这样的方法，我太激动了。 并行全比较排序算法介绍： 排序是一种重要的数据运算,传统的排序方法主要靠软件串行方式实现,包括冒泡法、选择法、计数法... 为什么介绍这种排序算法：最近在独立编写霍夫曼编码的verilog HDL设计程序，其中用到了排序模块，对一组数据进行排序，苦寻几天，最终找到了这个全新的适合硬件实现的排序算法，分享与此，以空间换时间的并行排序算法。十分感谢论文作者，看到这样的方法，我太激动了。 并行全比较排序算法介绍： 排序是一种重要的数据运算,传统的排序方法主要靠软件串行方式实现,包括冒泡法、选择法、计数法...
- 目录 案例引入： 时序约束场景 亚稳态的产生 声明：本博文整理互联网上相关资料并加入个人的理解而成，参考文献见最后。 案例引入： 何为建立时间和保持时间？ 对于一个D触发器而言， 时钟上升沿触发，我们都知道在上升沿到来时刻，输出Q值等于输入D值，这是理想的情况下我们的通常认识，见博文：通过仿真和综合认识D触发器（Verilog HDL语言描述D触发器），但实际情... 目录 案例引入： 时序约束场景 亚稳态的产生 声明：本博文整理互联网上相关资料并加入个人的理解而成，参考文献见最后。 案例引入： 何为建立时间和保持时间？ 对于一个D触发器而言， 时钟上升沿触发，我们都知道在上升沿到来时刻，输出Q值等于输入D值，这是理想的情况下我们的通常认识，见博文：通过仿真和综合认识D触发器（Verilog HDL语言描述D触发器），但实际情...
- 下面将展示FIR滤波器核可用的滤波器架构 1 乘累加（MAC）结构（Multiply-Accumulate） 用单个乘累加器引擎实现的基于 MAC 的 FIR滤波器的简化视图： 将单个 MAC 实现扩展到多个 MAC，可以实现更高性能的滤波器，例如支持更多滤波器系数、更高采样速率以及更多通道等。 实现MAC 结构的FIR滤波器主要需要使用 加法器、乘法器以及存储资... 下面将展示FIR滤波器核可用的滤波器架构 1 乘累加（MAC）结构（Multiply-Accumulate） 用单个乘累加器引擎实现的基于 MAC 的 FIR滤波器的简化视图： 将单个 MAC 实现扩展到多个 MAC，可以实现更高性能的滤波器，例如支持更多滤波器系数、更高采样速率以及更多通道等。 实现MAC 结构的FIR滤波器主要需要使用 加法器、乘法器以及存储资...
- 背景 前面我们已经知道7 series FPGA的总体架构，其中包括CLBs，本篇博文根据赛灵思官方文档，专门介绍一下CLBs。 7 Series FPGAs Configurable Logic Block，简称CLB，也就是可编程逻辑块； 用户手册上说： Usually, logic synthesis assigns the CLB resources w... 背景 前面我们已经知道7 series FPGA的总体架构，其中包括CLBs，本篇博文根据赛灵思官方文档，专门介绍一下CLBs。 7 Series FPGAs Configurable Logic Block，简称CLB，也就是可编程逻辑块； 用户手册上说： Usually, logic synthesis assigns the CLB resources w...
- 之前有篇博文讲了半带FIR滤波器：半带FIR滤波器 其幅频响应如下： 脉冲响应如下： 而今天所要讲的是半带抽取器，半带抽取器是一个多相滤波器，它嵌入了输入信号的2- 1下采样。图3-30显示了结构。 该滤波器与多相抽取器中描述的多相抽取器非常相似，抽取因子设置为M=2。但是，当频率响应反映出真正的半带特性时，在实现上有细微的差别，这使得半带抽取器成为一个更... 之前有篇博文讲了半带FIR滤波器：半带FIR滤波器 其幅频响应如下： 脉冲响应如下： 而今天所要讲的是半带抽取器，半带抽取器是一个多相滤波器，它嵌入了输入信号的2- 1下采样。图3-30显示了结构。 该滤波器与多相抽取器中描述的多相抽取器非常相似，抽取因子设置为M=2。但是，当频率响应反映出真正的半带特性时，在实现上有细微的差别，这使得半带抽取器成为一个更...
- 背景： 之前通过数据手册简单地认识了一下 EV10AQ190这款ADC芯片，见博文地址： EV10AQ190A（4核ADC）博客精选目录 这个博文目录里面收录了有关博文，可以作为初步参考。 回顾： 今天看了这篇论文，感觉还挺有吸引力，就做了如下的笔记： 如下图，首先以单通道工作方式为例，回顾一下这款ADC芯片的工作模式： 外部给该ADC芯片提供一个时... 背景： 之前通过数据手册简单地认识了一下 EV10AQ190这款ADC芯片，见博文地址： EV10AQ190A（4核ADC）博客精选目录 这个博文目录里面收录了有关博文，可以作为初步参考。 回顾： 今天看了这篇论文，感觉还挺有吸引力，就做了如下的笔记： 如下图，首先以单通道工作方式为例，回顾一下这款ADC芯片的工作模式： 外部给该ADC芯片提供一个时...
- 国庆七天的假期过完了，这短时间我一直在放松，本来想花两天时间把导师让我查看的Xilinx官方数据手册之FIR滤波器相关内容看完，可之后的实践过程发现我好像小看这部分内容在FPGA设计中的分量了，细节很多，如果想全面了解，两天时间只能看一小部分，我必须继续总结下去。 这篇博文的目的在于将这部分内容汇总起来，为接下来的总结理清头绪！ 1. 【 FPGA 】FIR滤波器开篇... 国庆七天的假期过完了，这短时间我一直在放松，本来想花两天时间把导师让我查看的Xilinx官方数据手册之FIR滤波器相关内容看完，可之后的实践过程发现我好像小看这部分内容在FPGA设计中的分量了，细节很多，如果想全面了解，两天时间只能看一小部分，我必须继续总结下去。 这篇博文的目的在于将这部分内容汇总起来，为接下来的总结理清头绪！ 1. 【 FPGA 】FIR滤波器开篇...
- FPGA整体架构 下图是FPGA架构的一个整体架构图，可见，Virtex-7系列的FPGA分为20个时钟域（Clock Region），左侧从X0Y0到X0Y9，右侧从X1Y0到X1Y9，命名方式为：X后面的数字表示列，从0开始到1，总共两列；Y表示行，后面的数字从下网上计数，依次为0,1，...，9，总共10行。 每个时钟域的长度度为FPGA板子的一半，高为大约为48个... FPGA整体架构 下图是FPGA架构的一个整体架构图，可见，Virtex-7系列的FPGA分为20个时钟域（Clock Region），左侧从X0Y0到X0Y9，右侧从X1Y0到X1Y9，命名方式为：X后面的数字表示列，从0开始到1，总共两列；Y表示行，后面的数字从下网上计数，依次为0,1，...，9，总共10行。 每个时钟域的长度度为FPGA板子的一半，高为大约为48个...
- 用选择器的思想来实现总线： 总线从宏观上看是“多写多读”的，但是从微观上来看是“一写多读”，因为系统中的各个部件只能分时使用总线，而无法同时使用。也就是在某一固定时刻，总线是“一写多读”的，只不过通过一写控制电路，我们貌似可以在不同时刻为总线分配不同的驱动源，以达到宏观上的“多写多读”。 下面用FPGA来简单地实现总线： 利用多路选择器的选通特性，可以实现总线的功能，这... 用选择器的思想来实现总线： 总线从宏观上看是“多写多读”的，但是从微观上来看是“一写多读”，因为系统中的各个部件只能分时使用总线，而无法同时使用。也就是在某一固定时刻，总线是“一写多读”的，只不过通过一写控制电路，我们貌似可以在不同时刻为总线分配不同的驱动源，以达到宏观上的“多写多读”。 下面用FPGA来简单地实现总线： 利用多路选择器的选通特性，可以实现总线的功能，这...
- 这个系列的博文已经写过了两篇，分别是通过仿真和综合认识D触发器（Verilog HDL语言描述D触发器）和通过仿真和综合认识JK触发器（Verilog HDL语言描述JK触发器），分析的方法是完全并行的。 这里再看一下T触发器。 Verilog HDL程序描述 //设计1为T触发器，带有异步复位信号module t_trigger(clk,t,rst,q); input... 这个系列的博文已经写过了两篇，分别是通过仿真和综合认识D触发器（Verilog HDL语言描述D触发器）和通过仿真和综合认识JK触发器（Verilog HDL语言描述JK触发器），分析的方法是完全并行的。 这里再看一下T触发器。 Verilog HDL程序描述 //设计1为T触发器，带有异步复位信号module t_trigger(clk,t,rst,q); input...
- 整个过程我没有记录，因为之前记录过了，都是一样的，这里只是记录了下思路。之前的博文：全过程实现一个最简单的FPGA项目之PWM蜂鸣器控制 这些LED的正极连接510欧姆限流电阻到3.3V电压，负极都连接到了FPGA的IO引脚上。因此，FPGA可以通过引脚的高或低电平控制LED的亮灭状态。 8个LED指示灯，我们依次给他们赋值，每次只有一个LED点亮，每次点亮某个LED... 整个过程我没有记录，因为之前记录过了，都是一样的，这里只是记录了下思路。之前的博文：全过程实现一个最简单的FPGA项目之PWM蜂鸣器控制 这些LED的正极连接510欧姆限流电阻到3.3V电压，负极都连接到了FPGA的IO引脚上。因此，FPGA可以通过引脚的高或低电平控制LED的亮灭状态。 8个LED指示灯，我们依次给他们赋值，每次只有一个LED点亮，每次点亮某个LED...
- 上篇博文：时钟简介，简单的介绍了下时钟，这篇博文讲下时钟域的相关问题。 时钟域的概念 随着FPGA芯片所承载的功能日趋复杂，单个时钟信号已经往往不能满足FPGA设计的需求。就拿一个最简单地串并转换接口来说，要实现它就至少需要两个时钟信号，因此，通常情况下，一个FPGA设计中往往要用到多个时钟信号。 当FPGA设计中的时钟增多了以后，多时钟并存，就会导致跨时钟域问题。这篇... 上篇博文：时钟简介，简单的介绍了下时钟，这篇博文讲下时钟域的相关问题。 时钟域的概念 随着FPGA芯片所承载的功能日趋复杂，单个时钟信号已经往往不能满足FPGA设计的需求。就拿一个最简单地串并转换接口来说，要实现它就至少需要两个时钟信号，因此，通常情况下，一个FPGA设计中往往要用到多个时钟信号。 当FPGA设计中的时钟增多了以后，多时钟并存，就会导致跨时钟域问题。这篇...
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