- 内插 FIR 滤波器简写为 IFIR 滤波器，英文名为：Interpolated FIR Filter 内插 FIR 滤波器和传统的 FIR 滤波器有类似的结构，唯一的区别就是将单位延迟替换为了 k -1个延迟单元，其中 k 称为 0填充因子。 下图是 N 抽头的IFIR滤波器： 该体系结构在功能上相当于在原型滤波器系数集的系数之间插入k-1零。内插滤波器对于实现窄... 内插 FIR 滤波器简写为 IFIR 滤波器，英文名为：Interpolated FIR Filter 内插 FIR 滤波器和传统的 FIR 滤波器有类似的结构，唯一的区别就是将单位延迟替换为了 k -1个延迟单元，其中 k 称为 0填充因子。 下图是 N 抽头的IFIR滤波器： 该体系结构在功能上相当于在原型滤波器系数集的系数之间插入k-1零。内插滤波器对于实现窄...
- 针对单输出的组合逻辑进行简单分析，而多输出的组合逻辑可分解为多个但输出的组合逻辑。 单输入的组合逻辑 对于一个简单的非门电路，它的输出将永远跟随输入变化，即使考虑到门延迟、线延迟的影响，输出波形最多也就是比输入波形在时间上滞后一些罢了，并不会出现非预期的现象。 但对于单输入的组合逻辑，情况就不一样了。 如下图： 输入为A先于not（A）A非到达或门，因此，如果初... 针对单输出的组合逻辑进行简单分析，而多输出的组合逻辑可分解为多个但输出的组合逻辑。 单输入的组合逻辑 对于一个简单的非门电路，它的输出将永远跟随输入变化，即使考虑到门延迟、线延迟的影响，输出波形最多也就是比输入波形在时间上滞后一些罢了，并不会出现非预期的现象。 但对于单输入的组合逻辑，情况就不一样了。 如下图： 输入为A先于not（A）A非到达或门，因此，如果初...
- 上篇博文讲了输入延迟约束（ Input Delay Constraints）：输入延迟约束（Constraining Input Delay） 这篇博文讲解具体的实例，通过实例去学习是最有效果的。 实例1 如图1所示系统，以太网PHY芯片与FPGA相连，分为三组接口： RX接口：时钟RXCK和数据RXD； TX接口：时钟... 上篇博文讲了输入延迟约束（ Input Delay Constraints）：输入延迟约束（Constraining Input Delay） 这篇博文讲解具体的实例，通过实例去学习是最有效果的。 实例1 如图1所示系统，以太网PHY芯片与FPGA相连，分为三组接口： RX接口：时钟RXCK和数据RXD； TX接口：时钟...
- 这篇博文快速完成，对上篇博文的一个延续，用动态扫描数码管显示模块来显示回响信号的脉冲长度，从而知道测距值。 上篇博文：超声波测距小实验（一） 关于数码管的动态扫描显示的博文之前也写了几篇，这里直接调用其模块即可：控制数码管动态扫描显示的小实验 功能框图： 同样为25MHz的时钟频率，所以段选，片选模块可以直接使用： ///工程硬件平台： Xilinx Spa... 这篇博文快速完成，对上篇博文的一个延续，用动态扫描数码管显示模块来显示回响信号的脉冲长度，从而知道测距值。 上篇博文：超声波测距小实验（一） 关于数码管的动态扫描显示的博文之前也写了几篇，这里直接调用其模块即可：控制数码管动态扫描显示的小实验 功能框图： 同样为25MHz的时钟频率，所以段选，片选模块可以直接使用： ///工程硬件平台： Xilinx Spa...
- 目录 字长基本问题 溢出问题 定点数据的量化模式： 定点数据的溢出模式： 字长基本问题 字长（位宽）和小数部分字长共同构成了定点数的两个要素。以wl表示字长，fl表示小数部分字长，那么有符号定点数以Fix_wl_fl的形式表示，无符号定点数的字长以UFix_wl_fl的形式表示。对于定点小数，一旦wl和fl确定，那么小数点的位置即可固定。 下表... 目录 字长基本问题 溢出问题 定点数据的量化模式： 定点数据的溢出模式： 字长基本问题 字长（位宽）和小数部分字长共同构成了定点数的两个要素。以wl表示字长，fl表示小数部分字长，那么有符号定点数以Fix_wl_fl的形式表示，无符号定点数的字长以UFix_wl_fl的形式表示。对于定点小数，一旦wl和fl确定，那么小数点的位置即可固定。 下表...
- 目录 时钟管理器（CMT） DCM（digital clock manager） 组成结构 DCM原语 时钟管理器（CMT） Spartan-6 CMT是一个灵活、高性能的时钟管理模块。它位于芯片中央、垂直的全局时钟网络旁。如图2-17所示，它包含一个PLL和两个DCM。 图2-17 Spartan-6 FP... 目录 时钟管理器（CMT） DCM（digital clock manager） 组成结构 DCM原语 时钟管理器（CMT） Spartan-6 CMT是一个灵活、高性能的时钟管理模块。它位于芯片中央、垂直的全局时钟网络旁。如图2-17所示，它包含一个PLL和两个DCM。 图2-17 Spartan-6 FP...
- Vivado进行时序分析，对时钟的约束是必不可少的，设计中的时钟可分为一下几种： Primary Clocks 主时钟；Generated Clocks 衍生时钟；Virtual Clocks 虚拟时钟。 Primary Clocks 主时钟一般是FPGA外部芯片如晶振提供的时钟，通过FPGA引脚输入。Vivado进行时序分析时，以主时钟的源端点作为延时计算起... Vivado进行时序分析，对时钟的约束是必不可少的，设计中的时钟可分为一下几种： Primary Clocks 主时钟；Generated Clocks 衍生时钟；Virtual Clocks 虚拟时钟。 Primary Clocks 主时钟一般是FPGA外部芯片如晶振提供的时钟，通过FPGA引脚输入。Vivado进行时序分析时，以主时钟的源端点作为延时计算起...
- 前几篇博文提到了四种时序路径：基本的时序约束、分析的概念 1) FPGA内部时序单元间的路径 2) 输入端口到FPGA内部时序单元的路径 3) FPGA内部时序单元到输... 前几篇博文提到了四种时序路径：基本的时序约束、分析的概念 1) FPGA内部时序单元间的路径 2) 输入端口到FPGA内部时序单元的路径 3) FPGA内部时序单元到输...
- 最近在看《FPGA之道》，对此爱不释手，真是开卷有益！很想收藏一本，可惜买不到了。 进入正题，今天记录这篇笔记，应该是学习使用Verilog HDL描述硬件电路时都会遇到的问题，记录下来，供大家参考。 赋值冲突 赋值冲突，是写变量时常碰到的一类问题，其主要可分为两类，如下： 两个以上并行语句赋值冲突 这种赋值冲突就FPGA来说是致命的，因为它违背了变量操作中的“一... 最近在看《FPGA之道》，对此爱不释手，真是开卷有益！很想收藏一本，可惜买不到了。 进入正题，今天记录这篇笔记，应该是学习使用Verilog HDL描述硬件电路时都会遇到的问题，记录下来，供大家参考。 赋值冲突 赋值冲突，是写变量时常碰到的一类问题，其主要可分为两类，如下： 两个以上并行语句赋值冲突 这种赋值冲突就FPGA来说是致命的，因为它违背了变量操作中的“一...
- 这是小实验还是接着上个小实验的：超声波测距小实验（一） 数码管显示回响信号脉冲宽度 先说说实验的要求： 超声波测距回响脉宽计数之均值滤波处理，每100ms产生1个超声波测距模块所需的10us高脉冲激励（超声波测距模块的触发信号），并用数码管以16进制数据显示经过滤波处理的回响信号的高脉冲计数值（以10us为单位）。 如下为功能框图： 滤波算法与实现： ... 这是小实验还是接着上个小实验的：超声波测距小实验（一） 数码管显示回响信号脉冲宽度 先说说实验的要求： 超声波测距回响脉宽计数之均值滤波处理，每100ms产生1个超声波测距模块所需的10us高脉冲激励（超声波测距模块的触发信号），并用数码管以16进制数据显示经过滤波处理的回响信号的高脉冲计数值（以10us为单位）。 如下为功能框图： 滤波算法与实现： ...
- 第一种，正儿八经： 带异步复位，同步使能的D触发器： module dff_reset_en_1seg( input clk, input reset, input en, input d, output reg q ); always @(posedge clk, posedge reset) begin if(reset) q <= 1'b0; else if(... 第一种，正儿八经： 带异步复位，同步使能的D触发器： module dff_reset_en_1seg( input clk, input reset, input en, input d, output reg q ); always @(posedge clk, posedge reset) begin if(reset) q <= 1'b0; else if(...
- 竞争与险象的讨论前提 当多个输入发生变化时，由于变化时刻以及延迟的影响，组合逻辑的输出中必然存在着不稳定态。但是通过上篇博文的分析：组合逻辑中的竞争与险象问题（一），我们发现即使仅有一个输入发生变化时，组合逻辑的输出仍可能存在问题，这便是组合逻辑中存在的最大隐患：竞争与险象。 什么是竞争？ 组合逻辑的本质是与或非门，因此无论多么复杂的电路，其本质都是上面三种运算组成。由... 竞争与险象的讨论前提 当多个输入发生变化时，由于变化时刻以及延迟的影响，组合逻辑的输出中必然存在着不稳定态。但是通过上篇博文的分析：组合逻辑中的竞争与险象问题（一），我们发现即使仅有一个输入发生变化时，组合逻辑的输出仍可能存在问题，这便是组合逻辑中存在的最大隐患：竞争与险象。 什么是竞争？ 组合逻辑的本质是与或非门，因此无论多么复杂的电路，其本质都是上面三种运算组成。由...
- 有关状态机的文章，事实上已经写过很多了，可是即使如此，真的懂了吗？真的能熟练应用吗？未必吧。这篇博文来源是《FPGA之道》，认真下看去收货颇丰！ 借这个主题来梳理下状态机： 状态机简介 状态机是FPGA设计中一种非常重要、非常根基的设计思想，堪称FPGA的灵魂，贯穿FPGA设计的始终。 简单地说，状态机就是一副描绘着状态变迁的状态转移图，它体现着系统对外界事件的反应和... 有关状态机的文章，事实上已经写过很多了，可是即使如此，真的懂了吗？真的能熟练应用吗？未必吧。这篇博文来源是《FPGA之道》，认真下看去收货颇丰！ 借这个主题来梳理下状态机： 状态机简介 状态机是FPGA设计中一种非常重要、非常根基的设计思想，堪称FPGA的灵魂，贯穿FPGA设计的始终。 简单地说，状态机就是一副描绘着状态变迁的状态转移图，它体现着系统对外界事件的反应和...
- 时钟抖动是指芯片的某一个给定点上时钟周期发生暂时的变化，即相邻两个时钟周期之间存在差值。这个误差是时钟发生器内部产生的，和晶振或者PLL内部电路有关，时钟信号传播过程中的噪声对其也有影响。 时钟抖动有两种类型：确定性抖动和随机性抖动。（暂时不展开） 降低时钟抖动的方法： 1、选择相位噪声特性好（时钟抖动小）的晶体振荡器。 2、采用合理的逻辑电平并以差分形式传输时钟... 时钟抖动是指芯片的某一个给定点上时钟周期发生暂时的变化，即相邻两个时钟周期之间存在差值。这个误差是时钟发生器内部产生的，和晶振或者PLL内部电路有关，时钟信号传播过程中的噪声对其也有影响。 时钟抖动有两种类型：确定性抖动和随机性抖动。（暂时不展开） 降低时钟抖动的方法： 1、选择相位噪声特性好（时钟抖动小）的晶体振荡器。 2、采用合理的逻辑电平并以差分形式传输时钟...
- 目录 MUXF7_D MUXF7_L MUXF8 MUXF8_D MUXF8_L 内容来自：Xilinx 7 Series FPGA and Zynq-7000 All Programmable SoC Libraries Guide for HDL Designs MUXF7 Primitive: 2-to-1 Look-Up Table Multiplex... 目录 MUXF7_D MUXF7_L MUXF8 MUXF8_D MUXF8_L 内容来自：Xilinx 7 Series FPGA and Zynq-7000 All Programmable SoC Libraries Guide for HDL Designs MUXF7 Primitive: 2-to-1 Look-Up Table Multiplex...
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