- 文章目录 前言脉冲反馈展宽同步器技术补充说明RTL代码行为仿真低电平脉冲的展宽处理 切换同步器的原理与实现RTL实现 前言 本文首发自：FPGA逻辑设计回顾（8）单比特信号的CDC处理方式之Toggle同步器 本文作为本系列CDC的最后一篇吧，作为前几篇有关CDC处理的文章的补充，本文所要介绍的同步器适用场景是：单比特信号的同步处理，且可以用... 文章目录 前言脉冲反馈展宽同步器技术补充说明RTL代码行为仿真低电平脉冲的展宽处理 切换同步器的原理与实现RTL实现 前言 本文首发自：FPGA逻辑设计回顾（8）单比特信号的CDC处理方式之Toggle同步器 本文作为本系列CDC的最后一篇吧，作为前几篇有关CDC处理的文章的补充，本文所要介绍的同步器适用场景是：单比特信号的同步处理，且可以用...
- 文章目录 前言提高设计的鲁棒性一些影响设计正常工作的原因非法输入环境干扰 应对方法之输入预处理应对方法之RAM替换FIFO应对方法之状态机超时跳转应对方法之三模冗余应对方法之全局复位应对方法之静态重构应对方法之动态重构 前言 本文节选自《FPGA之道》。 提高设计的鲁棒性 鲁棒即是英文Robust的音译，而鲁棒性也就是健壮性、强壮性的意思。这个世... 文章目录 前言提高设计的鲁棒性一些影响设计正常工作的原因非法输入环境干扰 应对方法之输入预处理应对方法之RAM替换FIFO应对方法之状态机超时跳转应对方法之三模冗余应对方法之全局复位应对方法之静态重构应对方法之动态重构 前言 本文节选自《FPGA之道》。 提高设计的鲁棒性 鲁棒即是英文Robust的音译，而鲁棒性也就是健壮性、强壮性的意思。这个世...
- 文章目录 前言握手同步介绍握手同步的RTL实现握手同步的行为仿真参考资料 前言 注：本文首发自易百纳技术社区，FPGA逻辑设计回顾（7）多比特信号的CDC处理方式之握手同步; 每种跨时钟域处理的方式都有其适用范围，例如：两级同步器，用于单比特信号处理，且是从慢时钟域到快时钟域： 还有反馈展宽同步方式，用于单比特信号同步，且从慢时钟域到快... 文章目录 前言握手同步介绍握手同步的RTL实现握手同步的行为仿真参考资料 前言 注：本文首发自易百纳技术社区，FPGA逻辑设计回顾（7）多比特信号的CDC处理方式之握手同步; 每种跨时钟域处理的方式都有其适用范围，例如：两级同步器，用于单比特信号处理，且是从慢时钟域到快时钟域： 还有反馈展宽同步方式，用于单比特信号同步，且从慢时钟域到快...
- 文章目录 前言状态机的HDL模板状态集合的HDL定义概念层级的定义实现层级的定义 if or case？各自特点分析状态选择次态及输出选择 状态的HDL描述方式次态和次中间变量的描述方式Moore 1型输出的描述方式Moore 2型输出的描述方式Mealy 1型输出的描述方式Mealy 2型输出的描述方式 状态机的HDL描述演化一段式状态机模板三段式状态机模板... 文章目录 前言状态机的HDL模板状态集合的HDL定义概念层级的定义实现层级的定义 if or case？各自特点分析状态选择次态及输出选择 状态的HDL描述方式次态和次中间变量的描述方式Moore 1型输出的描述方式Moore 2型输出的描述方式Mealy 1型输出的描述方式Mealy 2型输出的描述方式 状态机的HDL描述演化一段式状态机模板三段式状态机模板...
- 文章目录 前言跨时钟域问题什么是跨时钟域问题解决跨时钟域问题的原理两级采样法为什么要对非本时钟域的信号用本时钟域的时钟进行采样呢？为什么要采样两次呢？ 握手法对于时钟域A：对于时钟域B： 异步FIFO法蓄水池问题异步FIFO的接口说明写部分接口读部分接口 不准确性问题 FIFO的使用模式模式一：散模式模式二：帧模式模式三：拉模式模式四：推模式模式五：透明模式 异... 文章目录 前言跨时钟域问题什么是跨时钟域问题解决跨时钟域问题的原理两级采样法为什么要对非本时钟域的信号用本时钟域的时钟进行采样呢？为什么要采样两次呢？ 握手法对于时钟域A：对于时钟域B： 异步FIFO法蓄水池问题异步FIFO的接口说明写部分接口读部分接口 不准确性问题 FIFO的使用模式模式一：散模式模式二：帧模式模式三：拉模式模式四：推模式模式五：透明模式 异...
- 文章目录 前言Verilog基本程序框架Verilog基本程序框架模板模块接口部分模块命名部分参数定义部分端口列表部分 模块实现部分声明部分语句部分 Verilog基本程序框架范例Verilog注释语法单行注释段落注释 前言 这篇博客摘自《FPGA之道》上对于Verilog程序框架的描述，采用与VHDL语法描述同样的方式，例：VHDL基本程序... 文章目录 前言Verilog基本程序框架Verilog基本程序框架模板模块接口部分模块命名部分参数定义部分端口列表部分 模块实现部分声明部分语句部分 Verilog基本程序框架范例Verilog注释语法单行注释段落注释 前言 这篇博客摘自《FPGA之道》上对于Verilog程序框架的描述，采用与VHDL语法描述同样的方式，例：VHDL基本程序...
- 文章目录 VHDL初始化未初始化的信号会对芯片的行为有什么影响初始化与仿真如何初始化 VHDL初始化 未初始化的信号会对芯片的行为有什么影响 信号最终都会对应到存储单元或者连线上，对于组合逻辑的信号，在FPGA上的归属应该是连线，而对于时序逻辑的信号，在FPGA上的归属上应该是寄存器、查找表、块存储等存储单元。 对于连线类的信号，是否初始化对... 文章目录 VHDL初始化未初始化的信号会对芯片的行为有什么影响初始化与仿真如何初始化 VHDL初始化 未初始化的信号会对芯片的行为有什么影响 信号最终都会对应到存储单元或者连线上，对于组合逻辑的信号，在FPGA上的归属应该是连线，而对于时序逻辑的信号，在FPGA上的归属上应该是寄存器、查找表、块存储等存储单元。 对于连线类的信号，是否初始化对...
- 文章目录 前言VHDL与Verilog的比较语法比较基本程序框架比较端口定义比较范围表示方法比较元件调用与实例化比较Process与always比较标准逻辑类型比较逻辑常量赋值比较命名规则比较操作符号比较注释比较初始化比较例化与生成语句比较循环语句对比子程序对比自定义库与include 语言比较语言类型代码长度描述侧重学习难度市场占有语言发展执行效率 ... 文章目录 前言VHDL与Verilog的比较语法比较基本程序框架比较端口定义比较范围表示方法比较元件调用与实例化比较Process与always比较标准逻辑类型比较逻辑常量赋值比较命名规则比较操作符号比较注释比较初始化比较例化与生成语句比较循环语句对比子程序对比自定义库与include 语言比较语言类型代码长度描述侧重学习难度市场占有语言发展执行效率 ...
- 文章目录 前言“万能”的查表法正弦波发生器示例 前言 又好几天没更新了，这就是又停止了读书的节奏，终于在毕业论文可以稍微舒缓下来的时候更新了博客，完成一个系列，读完一本书等等都是有印记的，这是很有成就感的事情。 最重要的声明来了，本文摘自于《FPGA之道》。 “万能”的查表法 查表法的应用范围非常之广，利用查表法，我们可以实现任意的组合逻辑功能，甚至... 文章目录 前言“万能”的查表法正弦波发生器示例 前言 又好几天没更新了，这就是又停止了读书的节奏，终于在毕业论文可以稍微舒缓下来的时候更新了博客，完成一个系列，读完一本书等等都是有印记的，这是很有成就感的事情。 最重要的声明来了，本文摘自于《FPGA之道》。 “万能”的查表法 查表法的应用范围非常之广，利用查表法，我们可以实现任意的组合逻辑功能，甚至...
- 文章目录 布线资源接口资源专用高速接口资源 布线资源 FPGA中的布局布线资源主要包括三部分：CB、SB和行列连线。布线资源的目的是为了能够让位于不同位置的逻辑资源块、时钟处理单元、BLOCK RAM、DSP和接口模块等资源能够相互通信，从而协调合作，完成所需功能。FPGA中的布线资源，就好比绘制PCB板时的连线资源一样，虽然器件A和器件B的位置和连... 文章目录 布线资源接口资源专用高速接口资源 布线资源 FPGA中的布局布线资源主要包括三部分：CB、SB和行列连线。布线资源的目的是为了能够让位于不同位置的逻辑资源块、时钟处理单元、BLOCK RAM、DSP和接口模块等资源能够相互通信，从而协调合作，完成所需功能。FPGA中的布线资源，就好比绘制PCB板时的连线资源一样，虽然器件A和器件B的位置和连...
- 文章目录 前言语法结构省略与否请一致范围方向请一致端口声明请一致参数声明请一致映射方式请一致代码缩进请一致空格空行注释编写解释说明段落分隔代码保留 模块设计确定好端口的顺序先方向后功能先功能后方向时钟和复位多时钟模块统一端口的名称 文件结构 前言 所谓HDL的语法结构，也就是对编写HDL时所要遵循的一些规则，为良好的代码风格修炼的关键一步。 本文节选... 文章目录 前言语法结构省略与否请一致范围方向请一致端口声明请一致参数声明请一致映射方式请一致代码缩进请一致空格空行注释编写解释说明段落分隔代码保留 模块设计确定好端口的顺序先方向后功能先功能后方向时钟和复位多时钟模块统一端口的名称 文件结构 前言 所谓HDL的语法结构，也就是对编写HDL时所要遵循的一些规则，为良好的代码风格修炼的关键一步。 本文节选...
- 文章目录 前言三种描述方式结构化描述方式数据流描述方式行为级描述方式 前言 常编写Verilog代码的就会知道，我们对于某一功能的描述，可以通过门电路来描述，也可以直接描述其功能等，这就牵扯到HDL的描述方式，本文节选自《FPGA之道》，一起看下HDL语言的三种描述方式。 三种描述方式 当我们使用HDL代码在描述硬件功能的时候，主要有三种基本描述... 文章目录 前言三种描述方式结构化描述方式数据流描述方式行为级描述方式 前言 常编写Verilog代码的就会知道，我们对于某一功能的描述，可以通过门电路来描述，也可以直接描述其功能等，这就牵扯到HDL的描述方式，本文节选自《FPGA之道》，一起看下HDL语言的三种描述方式。 三种描述方式 当我们使用HDL代码在描述硬件功能的时候，主要有三种基本描述...
- 文章目录 前言Verilog生成语句循环生成条件生成generate-if语句generate-case语句 前言 为什么要把这一节单独拎出来，因为个人原因，平时觉得用的Verilog生成语句，generate for居多，generate if以及generate case没用过，因此，也没在意过。 但是上次遇到一个实际问题，想到了这个语法，... 文章目录 前言Verilog生成语句循环生成条件生成generate-if语句generate-case语句 前言 为什么要把这一节单独拎出来，因为个人原因，平时觉得用的Verilog生成语句，generate for居多，generate if以及generate case没用过，因此，也没在意过。 但是上次遇到一个实际问题，想到了这个语法，...
- 前言 本文首发：FPGA的设计艺术（4）STA实战之不同时序路径的建立保持时间计算 STA定义 STA定义为：时序验证，可确保各种电路时序是否满足各种时序要求。 ASIC / FPGA设计流程中最重要和最具挑战性的方面之一是时序收敛。时序收敛可以看作是数字电路的时序验证。为时序而闭合的数字电路将以指定的频率工作（由设计人员在时序约束中定义），因此可以实现预期的P... 前言 本文首发：FPGA的设计艺术（4）STA实战之不同时序路径的建立保持时间计算 STA定义 STA定义为：时序验证，可确保各种电路时序是否满足各种时序要求。 ASIC / FPGA设计流程中最重要和最具挑战性的方面之一是时序收敛。时序收敛可以看作是数字电路的时序验证。为时序而闭合的数字电路将以指定的频率工作（由设计人员在时序约束中定义），因此可以实现预期的P...
- 前言 FPGA进行时序分析通常使用厂家的编译工具，进行时序分析，但是万变不离其宗，时序分析的知识通常都是通用的，原理都是一致的。下面根据SmartTime的资料来看下时序分析的实际操作是如何的，这在其他工具上通常也是可以找到的。适应工具，而不是让工具适应你！ 本文首发：易百纳技术社区，原文链接：FPGA的设计艺术（6）STA实战之SmartTime时序约束及分析示例（... 前言 FPGA进行时序分析通常使用厂家的编译工具，进行时序分析，但是万变不离其宗，时序分析的知识通常都是通用的，原理都是一致的。下面根据SmartTime的资料来看下时序分析的实际操作是如何的，这在其他工具上通常也是可以找到的。适应工具，而不是让工具适应你！ 本文首发：易百纳技术社区，原文链接：FPGA的设计艺术（6）STA实战之SmartTime时序约束及分析示例（...
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