- 文章目录 VHDL初始化未初始化的信号会对芯片的行为有什么影响初始化与仿真如何初始化 VHDL初始化 未初始化的信号会对芯片的行为有什么影响 信号最终都会对应到存储单元或者连线上，对于组合逻辑的信号，在FPGA上的归属应该是连线，而对于时序逻辑的信号，在FPGA上的归属上应该是寄存器、查找表、块存储等存储单元。 对于连线类的信号，是否初始化对... 文章目录 VHDL初始化未初始化的信号会对芯片的行为有什么影响初始化与仿真如何初始化 VHDL初始化 未初始化的信号会对芯片的行为有什么影响 信号最终都会对应到存储单元或者连线上，对于组合逻辑的信号，在FPGA上的归属应该是连线，而对于时序逻辑的信号，在FPGA上的归属上应该是寄存器、查找表、块存储等存储单元。 对于连线类的信号，是否初始化对...
- 文章目录 前言VHDL与Verilog的比较语法比较基本程序框架比较端口定义比较范围表示方法比较元件调用与实例化比较Process与always比较标准逻辑类型比较逻辑常量赋值比较命名规则比较操作符号比较注释比较初始化比较例化与生成语句比较循环语句对比子程序对比自定义库与include 语言比较语言类型代码长度描述侧重学习难度市场占有语言发展执行效率 ... 文章目录 前言VHDL与Verilog的比较语法比较基本程序框架比较端口定义比较范围表示方法比较元件调用与实例化比较Process与always比较标准逻辑类型比较逻辑常量赋值比较命名规则比较操作符号比较注释比较初始化比较例化与生成语句比较循环语句对比子程序对比自定义库与include 语言比较语言类型代码长度描述侧重学习难度市场占有语言发展执行效率 ...
- 文章目录 前言“万能”的查表法正弦波发生器示例 前言 又好几天没更新了，这就是又停止了读书的节奏，终于在毕业论文可以稍微舒缓下来的时候更新了博客，完成一个系列，读完一本书等等都是有印记的，这是很有成就感的事情。 最重要的声明来了，本文摘自于《FPGA之道》。 “万能”的查表法 查表法的应用范围非常之广，利用查表法，我们可以实现任意的组合逻辑功能，甚至... 文章目录 前言“万能”的查表法正弦波发生器示例 前言 又好几天没更新了，这就是又停止了读书的节奏，终于在毕业论文可以稍微舒缓下来的时候更新了博客，完成一个系列，读完一本书等等都是有印记的，这是很有成就感的事情。 最重要的声明来了，本文摘自于《FPGA之道》。 “万能”的查表法 查表法的应用范围非常之广，利用查表法，我们可以实现任意的组合逻辑功能，甚至...
- 文章目录 布线资源接口资源专用高速接口资源 布线资源 FPGA中的布局布线资源主要包括三部分：CB、SB和行列连线。布线资源的目的是为了能够让位于不同位置的逻辑资源块、时钟处理单元、BLOCK RAM、DSP和接口模块等资源能够相互通信，从而协调合作，完成所需功能。FPGA中的布线资源，就好比绘制PCB板时的连线资源一样，虽然器件A和器件B的位置和连... 文章目录 布线资源接口资源专用高速接口资源 布线资源 FPGA中的布局布线资源主要包括三部分：CB、SB和行列连线。布线资源的目的是为了能够让位于不同位置的逻辑资源块、时钟处理单元、BLOCK RAM、DSP和接口模块等资源能够相互通信，从而协调合作，完成所需功能。FPGA中的布线资源，就好比绘制PCB板时的连线资源一样，虽然器件A和器件B的位置和连...
- 文章目录 前言语法结构省略与否请一致范围方向请一致端口声明请一致参数声明请一致映射方式请一致代码缩进请一致空格空行注释编写解释说明段落分隔代码保留 模块设计确定好端口的顺序先方向后功能先功能后方向时钟和复位多时钟模块统一端口的名称 文件结构 前言 所谓HDL的语法结构，也就是对编写HDL时所要遵循的一些规则，为良好的代码风格修炼的关键一步。 本文节选... 文章目录 前言语法结构省略与否请一致范围方向请一致端口声明请一致参数声明请一致映射方式请一致代码缩进请一致空格空行注释编写解释说明段落分隔代码保留 模块设计确定好端口的顺序先方向后功能先功能后方向时钟和复位多时钟模块统一端口的名称 文件结构 前言 所谓HDL的语法结构，也就是对编写HDL时所要遵循的一些规则，为良好的代码风格修炼的关键一步。 本文节选...
- 文章目录 前言三种描述方式结构化描述方式数据流描述方式行为级描述方式 前言 常编写Verilog代码的就会知道，我们对于某一功能的描述，可以通过门电路来描述，也可以直接描述其功能等，这就牵扯到HDL的描述方式，本文节选自《FPGA之道》，一起看下HDL语言的三种描述方式。 三种描述方式 当我们使用HDL代码在描述硬件功能的时候，主要有三种基本描述... 文章目录 前言三种描述方式结构化描述方式数据流描述方式行为级描述方式 前言 常编写Verilog代码的就会知道，我们对于某一功能的描述，可以通过门电路来描述，也可以直接描述其功能等，这就牵扯到HDL的描述方式，本文节选自《FPGA之道》，一起看下HDL语言的三种描述方式。 三种描述方式 当我们使用HDL代码在描述硬件功能的时候，主要有三种基本描述...
- 文章目录 前言Verilog生成语句循环生成条件生成generate-if语句generate-case语句 前言 为什么要把这一节单独拎出来，因为个人原因，平时觉得用的Verilog生成语句，generate for居多，generate if以及generate case没用过，因此，也没在意过。 但是上次遇到一个实际问题，想到了这个语法，... 文章目录 前言Verilog生成语句循环生成条件生成generate-if语句generate-case语句 前言 为什么要把这一节单独拎出来，因为个人原因，平时觉得用的Verilog生成语句，generate for居多，generate if以及generate case没用过，因此，也没在意过。 但是上次遇到一个实际问题，想到了这个语法，...
- 前言 本文首发：FPGA的设计艺术（4）STA实战之不同时序路径的建立保持时间计算 STA定义 STA定义为：时序验证，可确保各种电路时序是否满足各种时序要求。 ASIC / FPGA设计流程中最重要和最具挑战性的方面之一是时序收敛。时序收敛可以看作是数字电路的时序验证。为时序而闭合的数字电路将以指定的频率工作（由设计人员在时序约束中定义），因此可以实现预期的P... 前言 本文首发：FPGA的设计艺术（4）STA实战之不同时序路径的建立保持时间计算 STA定义 STA定义为：时序验证，可确保各种电路时序是否满足各种时序要求。 ASIC / FPGA设计流程中最重要和最具挑战性的方面之一是时序收敛。时序收敛可以看作是数字电路的时序验证。为时序而闭合的数字电路将以指定的频率工作（由设计人员在时序约束中定义），因此可以实现预期的P...
- 前言 FPGA进行时序分析通常使用厂家的编译工具，进行时序分析，但是万变不离其宗，时序分析的知识通常都是通用的，原理都是一致的。下面根据SmartTime的资料来看下时序分析的实际操作是如何的，这在其他工具上通常也是可以找到的。适应工具，而不是让工具适应你！ 本文首发：易百纳技术社区，原文链接：FPGA的设计艺术（6）STA实战之SmartTime时序约束及分析示例（... 前言 FPGA进行时序分析通常使用厂家的编译工具，进行时序分析，但是万变不离其宗，时序分析的知识通常都是通用的，原理都是一致的。下面根据SmartTime的资料来看下时序分析的实际操作是如何的，这在其他工具上通常也是可以找到的。适应工具，而不是让工具适应你！ 本文首发：易百纳技术社区，原文链接：FPGA的设计艺术（6）STA实战之SmartTime时序约束及分析示例（...
- 博文目录 写在前面正文需求(Requirements)技术指标(Specifications)架构(Architecture)数字设计(Digital Design)验证(Verification)逻辑综合(Logic Synthesis)逻辑对等(Logic Equivalence)布局和布线(Placement and Routing)验证 (Validat... 博文目录 写在前面正文需求(Requirements)技术指标(Specifications)架构(Architecture)数字设计(Digital Design)验证(Verification)逻辑综合(Logic Synthesis)逻辑对等(Logic Equivalence)布局和布线(Placement and Routing)验证 (Validat...
- 前言 注：本文首发自FPGA逻辑设计回顾（3）多比特信号上升沿检测的设计方式与陷阱？ 在总结本文最后的多比特上升沿检测之前，我们先把备用知识讲清楚，摊开来，以免造成模糊不清的默许！ 逻辑运算符与位元运算符 从表面上来看，逻辑运算符与位元运算符之间的区别就是一个符号写法的问题，例如：&&，&，||，|，！，~ 事实上，我们应该真正的从含义上理... 前言 注：本文首发自FPGA逻辑设计回顾（3）多比特信号上升沿检测的设计方式与陷阱？ 在总结本文最后的多比特上升沿检测之前，我们先把备用知识讲清楚，摊开来，以免造成模糊不清的默许！ 逻辑运算符与位元运算符 从表面上来看，逻辑运算符与位元运算符之间的区别就是一个符号写法的问题，例如：&&，&，||，|，！，~ 事实上，我们应该真正的从含义上理...
- 前言 本文讨论FPGA的构建过程，由于FPGA的过程太多了，恐怕会有歧义，这个过程，不是开发过程，不是开发流程，而是实实在在的FPGA编译的过程，使用编译恐怕不是太合适，但是大家都叫习惯了，也知道FPGA的编译过程就是指的是FPGA实现的中间一系列过程，例如综合，实现以及最后生成比特流编程文件。 这篇文章中：FPGA的设计艺术（2）FPGA开发流程，我们讨论了创建F... 前言 本文讨论FPGA的构建过程，由于FPGA的过程太多了，恐怕会有歧义，这个过程，不是开发过程，不是开发流程，而是实实在在的FPGA编译的过程，使用编译恐怕不是太合适，但是大家都叫习惯了，也知道FPGA的编译过程就是指的是FPGA实现的中间一系列过程，例如综合，实现以及最后生成比特流编程文件。 这篇文章中：FPGA的设计艺术（2）FPGA开发流程，我们讨论了创建F...
- 通用移位寄存器可以加载并行数据，将其内容向左移位（向高位移）、向右移位（向低位移）或保持原有状态。它可以实现并转串（首先加载并行输入，然后移位）或串转并（首先移位，然后并行输出）。实现这种操作需要两位控制信号ctrl，如下： `timescale 1ns / 1ps//// Company: // Engineer: // // Create Date: 2019/01/0... 通用移位寄存器可以加载并行数据，将其内容向左移位（向高位移）、向右移位（向低位移）或保持原有状态。它可以实现并转串（首先加载并行输入，然后移位）或串转并（首先移位，然后并行输出）。实现这种操作需要两位控制信号ctrl，如下： `timescale 1ns / 1ps//// Company: // Engineer: // // Create Date: 2019/01/0...
- 博文目录 写在前面正文常识讨论数据分析写在最后 参考资料交个朋友 写在前面 个人微信公众号： FPGA LAB个人博客首页 正文 对于FPGA或者ASIC的初学者来说，选择哪种语言貌似应该根据自身的需求而定，例如实验室项目需要使用哪种语言，或者实验室师兄师姐使用了哪种语言，或者导师推荐你学习哪种原因，这都是硬性需求了，因为你需要完成项... 博文目录 写在前面正文常识讨论数据分析写在最后 参考资料交个朋友 写在前面 个人微信公众号： FPGA LAB个人博客首页 正文 对于FPGA或者ASIC的初学者来说，选择哪种语言貌似应该根据自身的需求而定，例如实验室项目需要使用哪种语言，或者实验室师兄师姐使用了哪种语言，或者导师推荐你学习哪种原因，这都是硬性需求了，因为你需要完成项...
- 文章目录 长话短说aurora的用户时钟频率是多少？aurora的用户时钟的来源？总结 长话短说 由于工作很忙，所以一直没有时间来胡乱写写，需要注意的是文章内容不涉及任何秘密，纯粹来源自公开的数据手册以及Xilinx工具及其网站，文章内容严谨性以及真实性纯粹本人妄自理解，爱信不信！ 周末半夜抽空记录下需要速记的东西，所以就长话短说！ aurora的... 文章目录 长话短说aurora的用户时钟频率是多少？aurora的用户时钟的来源？总结 长话短说 由于工作很忙，所以一直没有时间来胡乱写写，需要注意的是文章内容不涉及任何秘密，纯粹来源自公开的数据手册以及Xilinx工具及其网站，文章内容严谨性以及真实性纯粹本人妄自理解，爱信不信！ 周末半夜抽空记录下需要速记的东西，所以就长话短说！ aurora的...
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