- 博文目录 写在前面正文需求(Requirements)技术指标(Specifications)架构(Architecture)数字设计(Digital Design)验证(Verification)逻辑综合(Logic Synthesis)逻辑对等(Logic Equivalence)布局和布线(Placement and Routing)验证 (Validat... 博文目录 写在前面正文需求(Requirements)技术指标(Specifications)架构(Architecture)数字设计(Digital Design)验证(Verification)逻辑综合(Logic Synthesis)逻辑对等(Logic Equivalence)布局和布线(Placement and Routing)验证 (Validat...
- 前言 注：本文首发自FPGA逻辑设计回顾（3）多比特信号上升沿检测的设计方式与陷阱？ 在总结本文最后的多比特上升沿检测之前，我们先把备用知识讲清楚，摊开来，以免造成模糊不清的默许！ 逻辑运算符与位元运算符 从表面上来看，逻辑运算符与位元运算符之间的区别就是一个符号写法的问题，例如：&&，&，||，|，！，~ 事实上，我们应该真正的从含义上理... 前言 注：本文首发自FPGA逻辑设计回顾（3）多比特信号上升沿检测的设计方式与陷阱？ 在总结本文最后的多比特上升沿检测之前，我们先把备用知识讲清楚，摊开来，以免造成模糊不清的默许！ 逻辑运算符与位元运算符 从表面上来看，逻辑运算符与位元运算符之间的区别就是一个符号写法的问题，例如：&&，&，||，|，！，~ 事实上，我们应该真正的从含义上理...
- 前言 本文讨论FPGA的构建过程，由于FPGA的过程太多了，恐怕会有歧义，这个过程，不是开发过程，不是开发流程，而是实实在在的FPGA编译的过程，使用编译恐怕不是太合适，但是大家都叫习惯了，也知道FPGA的编译过程就是指的是FPGA实现的中间一系列过程，例如综合，实现以及最后生成比特流编程文件。 这篇文章中：FPGA的设计艺术（2）FPGA开发流程，我们讨论了创建F... 前言 本文讨论FPGA的构建过程，由于FPGA的过程太多了，恐怕会有歧义，这个过程，不是开发过程，不是开发流程，而是实实在在的FPGA编译的过程，使用编译恐怕不是太合适，但是大家都叫习惯了，也知道FPGA的编译过程就是指的是FPGA实现的中间一系列过程，例如综合，实现以及最后生成比特流编程文件。 这篇文章中：FPGA的设计艺术（2）FPGA开发流程，我们讨论了创建F...
- 通用移位寄存器可以加载并行数据，将其内容向左移位（向高位移）、向右移位（向低位移）或保持原有状态。它可以实现并转串（首先加载并行输入，然后移位）或串转并（首先移位，然后并行输出）。实现这种操作需要两位控制信号ctrl，如下： `timescale 1ns / 1ps//// Company: // Engineer: // // Create Date: 2019/01/0... 通用移位寄存器可以加载并行数据，将其内容向左移位（向高位移）、向右移位（向低位移）或保持原有状态。它可以实现并转串（首先加载并行输入，然后移位）或串转并（首先移位，然后并行输出）。实现这种操作需要两位控制信号ctrl，如下： `timescale 1ns / 1ps//// Company: // Engineer: // // Create Date: 2019/01/0...
- 博文目录 写在前面正文常识讨论数据分析写在最后 参考资料交个朋友 写在前面 个人微信公众号： FPGA LAB个人博客首页 正文 对于FPGA或者ASIC的初学者来说，选择哪种语言貌似应该根据自身的需求而定，例如实验室项目需要使用哪种语言，或者实验室师兄师姐使用了哪种语言，或者导师推荐你学习哪种原因，这都是硬性需求了，因为你需要完成项... 博文目录 写在前面正文常识讨论数据分析写在最后 参考资料交个朋友 写在前面 个人微信公众号： FPGA LAB个人博客首页 正文 对于FPGA或者ASIC的初学者来说，选择哪种语言貌似应该根据自身的需求而定，例如实验室项目需要使用哪种语言，或者实验室师兄师姐使用了哪种语言，或者导师推荐你学习哪种原因，这都是硬性需求了，因为你需要完成项...
- 文章目录 长话短说aurora的用户时钟频率是多少？aurora的用户时钟的来源？总结 长话短说 由于工作很忙，所以一直没有时间来胡乱写写，需要注意的是文章内容不涉及任何秘密，纯粹来源自公开的数据手册以及Xilinx工具及其网站，文章内容严谨性以及真实性纯粹本人妄自理解，爱信不信！ 周末半夜抽空记录下需要速记的东西，所以就长话短说！ aurora的... 文章目录 长话短说aurora的用户时钟频率是多少？aurora的用户时钟的来源？总结 长话短说 由于工作很忙，所以一直没有时间来胡乱写写，需要注意的是文章内容不涉及任何秘密，纯粹来源自公开的数据手册以及Xilinx工具及其网站，文章内容严谨性以及真实性纯粹本人妄自理解，爱信不信！ 周末半夜抽空记录下需要速记的东西，所以就长话短说！ aurora的...
- 文章目录 前言异步FIFO的概念异步FIFO为什么可以解决CDC问题？异步FIFO的RTL实现 参考资料 前言 异步FIFO是处理多比特信号跨时钟域的最常用方法，简单来说，异步FIFO是双口RAM的一个封装而已，其存储容器本质上还是一个RAM，只不过对其添加了某些控制，使其能够实现先进先出的功能，由于这个功能十分的实用，因此得以广泛应用。 真双... 文章目录 前言异步FIFO的概念异步FIFO为什么可以解决CDC问题？异步FIFO的RTL实现 参考资料 前言 异步FIFO是处理多比特信号跨时钟域的最常用方法，简单来说，异步FIFO是双口RAM的一个封装而已，其存储容器本质上还是一个RAM，只不过对其添加了某些控制，使其能够实现先进先出的功能，由于这个功能十分的实用，因此得以广泛应用。 真双...
- 前言 提到函数与任务，很多已从业的逻辑设计人员甚至都会对此陌生，听过是听过，但是很少用过。 与大多数编程语言一样，我们应该尝试使尽可能多的Verilog代码可重用。这使我们能够减少将来项目的开发时间，因为我们可以更轻松地将代码从一种设计移植到另一种设计。 人是懒惰的，觉得麻烦且使用场合局限，就不去重视，甚至不予接触，我宁愿使用其他语法代替。这样的话，就失去了这些语... 前言 提到函数与任务，很多已从业的逻辑设计人员甚至都会对此陌生，听过是听过，但是很少用过。 与大多数编程语言一样，我们应该尝试使尽可能多的Verilog代码可重用。这使我们能够减少将来项目的开发时间，因为我们可以更轻松地将代码从一种设计移植到另一种设计。 人是懒惰的，觉得麻烦且使用场合局限，就不去重视，甚至不予接触，我宁愿使用其他语法代替。这样的话，就失去了这些语...
- 前言 与大多数编程语言一样，我们应该尝试使尽可能多的代码可重用。 这使我们可以减少将来项目的开发时间，因为我们可以更轻松地将代码从一种设计移植到另一种设计。 我们在verilog中有两个可用的构造，它们可以帮助我们编写可重用的代码-parameter和generate语句。 这两种构造都允许我们创建更多的通用代码，我们在实例化组件时可以轻松地对其进行修改以满足自... 前言 与大多数编程语言一样，我们应该尝试使尽可能多的代码可重用。 这使我们可以减少将来项目的开发时间，因为我们可以更轻松地将代码从一种设计移植到另一种设计。 我们在verilog中有两个可用的构造，它们可以帮助我们编写可重用的代码-parameter和generate语句。 这两种构造都允许我们创建更多的通用代码，我们在实例化组件时可以轻松地对其进行修改以满足自...
- 博文目录 写在前面正文全双工与半双工FPGA和ASIC中的三态缓冲器如何在VHDL和Verilog中推断出三态缓冲区 参考资料交个朋友 写在前面 下面用举例子的方式引出三态门，内容过长，大家可直接跳过，进入正文！ 三态门在FPGA以及ASIC设计中十分常用，随便举一个例子，在RAM的设计中（无论是同步读写RAM还是异步读写RAM设计），我们常将... 博文目录 写在前面正文全双工与半双工FPGA和ASIC中的三态缓冲器如何在VHDL和Verilog中推断出三态缓冲区 参考资料交个朋友 写在前面 下面用举例子的方式引出三态门，内容过长，大家可直接跳过，进入正文！ 三态门在FPGA以及ASIC设计中十分常用，随便举一个例子，在RAM的设计中（无论是同步读写RAM还是异步读写RAM设计），我们常将...
- 文章目录 in_system_ibert IP定制要点串行收发器的位置 如何例化in_system_ibert？结尾 in_system_ibert IP定制要点 串行收发器的位置 在ISI定制中，需要选择所使用的串行收发器的位置，如下： 对应的IP端口处也会出现相应的端口，例如上图选择了2个Quad，也就是8个通道的串行收发器，那么对应的d... 文章目录 in_system_ibert IP定制要点串行收发器的位置 如何例化in_system_ibert？结尾 in_system_ibert IP定制要点 串行收发器的位置 在ISI定制中，需要选择所使用的串行收发器的位置，如下： 对应的IP端口处也会出现相应的端口，例如上图选择了2个Quad，也就是8个通道的串行收发器，那么对应的d...
- 文章目录 写在前面正文快速认识实现方式一实现方式二 写在最后 写在前面 FPGA基础知识极简教程（9）讲到了七段数码管的显示Verilog设计，我们都知道，要在数码管上显示的数字，使用BCD编码是具有优势的（或者是最正确的）。拿数字时钟来说，如果你的时钟是12点，难道你会让数码管显示C？ 如果你愿意如此，那就给自己家里安装一个这样的时钟吧！ 如果... 文章目录 写在前面正文快速认识实现方式一实现方式二 写在最后 写在前面 FPGA基础知识极简教程（9）讲到了七段数码管的显示Verilog设计，我们都知道，要在数码管上显示的数字，使用BCD编码是具有优势的（或者是最正确的）。拿数字时钟来说，如果你的时钟是12点，难道你会让数码管显示C？ 如果你愿意如此，那就给自己家里安装一个这样的时钟吧！ 如果...
- 前言 本文首发自：FPGA逻辑设计回顾（10）DDR/DDR2/DDR3中的时序参数的含义 上篇文章：FPGA逻辑设计回顾（9）DDR的前世今生以及演变过程中的技术差异有提到，制造商会以一系列由破折号隔开的数字来宣布存储时序（例如5-5-5-5、7-10-10-10等）。 CAS延迟始终是这些序列中的第一个数字。 那其他的数字呢？这篇文章会讲这些数字代表的含义讲解清... 前言 本文首发自：FPGA逻辑设计回顾（10）DDR/DDR2/DDR3中的时序参数的含义 上篇文章：FPGA逻辑设计回顾（9）DDR的前世今生以及演变过程中的技术差异有提到，制造商会以一系列由破折号隔开的数字来宣布存储时序（例如5-5-5-5、7-10-10-10等）。 CAS延迟始终是这些序列中的第一个数字。 那其他的数字呢？这篇文章会讲这些数字代表的含义讲解清...
- 前言 本文首发：FPGA逻辑设计回顾（12）RAM以及ROM的RTL设计及其验证 RAM以及ROM在FPGA中的实现大体有两种方式，一种是使用IP核定制，一种是RTL设计。 也许有人会反驳，那原语呢？ 我不喜欢讨论这个问题，原语你去使用吗？如果你真的喜欢，请自便。 下面我们讨论这两种实现方式： 首先是RTL的设计，这种方式中，我们重点在于实现逻辑设计。 在I... 前言 本文首发：FPGA逻辑设计回顾（12）RAM以及ROM的RTL设计及其验证 RAM以及ROM在FPGA中的实现大体有两种方式，一种是使用IP核定制，一种是RTL设计。 也许有人会反驳，那原语呢？ 我不喜欢讨论这个问题，原语你去使用吗？如果你真的喜欢，请自便。 下面我们讨论这两种实现方式： 首先是RTL的设计，这种方式中，我们重点在于实现逻辑设计。 在I...
- 前言 本文续FPGA的设计艺术（6）STA实战之SmartTime时序约束及分析示例（I），分析了时钟的不确定性，多周期路径，以及门控时钟的STA分析方法。可以使用各大厂家的时序分析工具，大多数都自带GUI界面，通过这些界面可以进行这些类似的分析。 本文首发自：易百纳技术社区，链接：FPGA的设计艺术（7）STA实战之SmartTime时序约束及分析示例（II） ... 前言 本文续FPGA的设计艺术（6）STA实战之SmartTime时序约束及分析示例（I），分析了时钟的不确定性，多周期路径，以及门控时钟的STA分析方法。可以使用各大厂家的时序分析工具，大多数都自带GUI界面，通过这些界面可以进行这些类似的分析。 本文首发自：易百纳技术社区，链接：FPGA的设计艺术（7）STA实战之SmartTime时序约束及分析示例（II） ...
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