- 文章目录 长话短说aurora的用户时钟频率是多少？aurora的用户时钟的来源？总结 长话短说 由于工作很忙，所以一直没有时间来胡乱写写，需要注意的是文章内容不涉及任何秘密，纯粹来源自公开的数据手册以及Xilinx工具及其网站，文章内容严谨性以及真实性纯粹本人妄自理解，爱信不信！ 周末半夜抽空记录下需要速记的东西，所以就长话短说！ aurora的... 文章目录 长话短说aurora的用户时钟频率是多少？aurora的用户时钟的来源？总结 长话短说 由于工作很忙，所以一直没有时间来胡乱写写，需要注意的是文章内容不涉及任何秘密，纯粹来源自公开的数据手册以及Xilinx工具及其网站，文章内容严谨性以及真实性纯粹本人妄自理解，爱信不信！ 周末半夜抽空记录下需要速记的东西，所以就长话短说！ aurora的...
- 文章目录 前言异步FIFO的概念异步FIFO为什么可以解决CDC问题？异步FIFO的RTL实现 参考资料 前言 异步FIFO是处理多比特信号跨时钟域的最常用方法，简单来说，异步FIFO是双口RAM的一个封装而已，其存储容器本质上还是一个RAM，只不过对其添加了某些控制，使其能够实现先进先出的功能，由于这个功能十分的实用，因此得以广泛应用。 真双... 文章目录 前言异步FIFO的概念异步FIFO为什么可以解决CDC问题？异步FIFO的RTL实现 参考资料 前言 异步FIFO是处理多比特信号跨时钟域的最常用方法，简单来说，异步FIFO是双口RAM的一个封装而已，其存储容器本质上还是一个RAM，只不过对其添加了某些控制，使其能够实现先进先出的功能，由于这个功能十分的实用，因此得以广泛应用。 真双...
- 前言 提到函数与任务，很多已从业的逻辑设计人员甚至都会对此陌生，听过是听过，但是很少用过。 与大多数编程语言一样，我们应该尝试使尽可能多的Verilog代码可重用。这使我们能够减少将来项目的开发时间，因为我们可以更轻松地将代码从一种设计移植到另一种设计。 人是懒惰的，觉得麻烦且使用场合局限，就不去重视，甚至不予接触，我宁愿使用其他语法代替。这样的话，就失去了这些语... 前言 提到函数与任务，很多已从业的逻辑设计人员甚至都会对此陌生，听过是听过，但是很少用过。 与大多数编程语言一样，我们应该尝试使尽可能多的Verilog代码可重用。这使我们能够减少将来项目的开发时间，因为我们可以更轻松地将代码从一种设计移植到另一种设计。 人是懒惰的，觉得麻烦且使用场合局限，就不去重视，甚至不予接触，我宁愿使用其他语法代替。这样的话，就失去了这些语...
- 前言 与大多数编程语言一样，我们应该尝试使尽可能多的代码可重用。 这使我们可以减少将来项目的开发时间，因为我们可以更轻松地将代码从一种设计移植到另一种设计。 我们在verilog中有两个可用的构造，它们可以帮助我们编写可重用的代码-parameter和generate语句。 这两种构造都允许我们创建更多的通用代码，我们在实例化组件时可以轻松地对其进行修改以满足自... 前言 与大多数编程语言一样，我们应该尝试使尽可能多的代码可重用。 这使我们可以减少将来项目的开发时间，因为我们可以更轻松地将代码从一种设计移植到另一种设计。 我们在verilog中有两个可用的构造，它们可以帮助我们编写可重用的代码-parameter和generate语句。 这两种构造都允许我们创建更多的通用代码，我们在实例化组件时可以轻松地对其进行修改以满足自...
- 博文目录 写在前面正文全双工与半双工FPGA和ASIC中的三态缓冲器如何在VHDL和Verilog中推断出三态缓冲区 参考资料交个朋友 写在前面 下面用举例子的方式引出三态门，内容过长，大家可直接跳过，进入正文！ 三态门在FPGA以及ASIC设计中十分常用，随便举一个例子，在RAM的设计中（无论是同步读写RAM还是异步读写RAM设计），我们常将... 博文目录 写在前面正文全双工与半双工FPGA和ASIC中的三态缓冲器如何在VHDL和Verilog中推断出三态缓冲区 参考资料交个朋友 写在前面 下面用举例子的方式引出三态门，内容过长，大家可直接跳过，进入正文！ 三态门在FPGA以及ASIC设计中十分常用，随便举一个例子，在RAM的设计中（无论是同步读写RAM还是异步读写RAM设计），我们常将...
- 文章目录 in_system_ibert IP定制要点串行收发器的位置 如何例化in_system_ibert？结尾 in_system_ibert IP定制要点 串行收发器的位置 在ISI定制中，需要选择所使用的串行收发器的位置，如下： 对应的IP端口处也会出现相应的端口，例如上图选择了2个Quad，也就是8个通道的串行收发器，那么对应的d... 文章目录 in_system_ibert IP定制要点串行收发器的位置 如何例化in_system_ibert？结尾 in_system_ibert IP定制要点 串行收发器的位置 在ISI定制中，需要选择所使用的串行收发器的位置，如下： 对应的IP端口处也会出现相应的端口，例如上图选择了2个Quad，也就是8个通道的串行收发器，那么对应的d...
- 文章目录 写在前面正文快速认识实现方式一实现方式二 写在最后 写在前面 FPGA基础知识极简教程（9）讲到了七段数码管的显示Verilog设计，我们都知道，要在数码管上显示的数字，使用BCD编码是具有优势的（或者是最正确的）。拿数字时钟来说，如果你的时钟是12点，难道你会让数码管显示C？ 如果你愿意如此，那就给自己家里安装一个这样的时钟吧！ 如果... 文章目录 写在前面正文快速认识实现方式一实现方式二 写在最后 写在前面 FPGA基础知识极简教程（9）讲到了七段数码管的显示Verilog设计，我们都知道，要在数码管上显示的数字，使用BCD编码是具有优势的（或者是最正确的）。拿数字时钟来说，如果你的时钟是12点，难道你会让数码管显示C？ 如果你愿意如此，那就给自己家里安装一个这样的时钟吧！ 如果...
- 前言 本文首发自：FPGA逻辑设计回顾（10）DDR/DDR2/DDR3中的时序参数的含义 上篇文章：FPGA逻辑设计回顾（9）DDR的前世今生以及演变过程中的技术差异有提到，制造商会以一系列由破折号隔开的数字来宣布存储时序（例如5-5-5-5、7-10-10-10等）。 CAS延迟始终是这些序列中的第一个数字。 那其他的数字呢？这篇文章会讲这些数字代表的含义讲解清... 前言 本文首发自：FPGA逻辑设计回顾（10）DDR/DDR2/DDR3中的时序参数的含义 上篇文章：FPGA逻辑设计回顾（9）DDR的前世今生以及演变过程中的技术差异有提到，制造商会以一系列由破折号隔开的数字来宣布存储时序（例如5-5-5-5、7-10-10-10等）。 CAS延迟始终是这些序列中的第一个数字。 那其他的数字呢？这篇文章会讲这些数字代表的含义讲解清...
- 前言 本文首发：FPGA逻辑设计回顾（12）RAM以及ROM的RTL设计及其验证 RAM以及ROM在FPGA中的实现大体有两种方式，一种是使用IP核定制，一种是RTL设计。 也许有人会反驳，那原语呢？ 我不喜欢讨论这个问题，原语你去使用吗？如果你真的喜欢，请自便。 下面我们讨论这两种实现方式： 首先是RTL的设计，这种方式中，我们重点在于实现逻辑设计。 在I... 前言 本文首发：FPGA逻辑设计回顾（12）RAM以及ROM的RTL设计及其验证 RAM以及ROM在FPGA中的实现大体有两种方式，一种是使用IP核定制，一种是RTL设计。 也许有人会反驳，那原语呢？ 我不喜欢讨论这个问题，原语你去使用吗？如果你真的喜欢，请自便。 下面我们讨论这两种实现方式： 首先是RTL的设计，这种方式中，我们重点在于实现逻辑设计。 在I...
- 前言 本文续FPGA的设计艺术（6）STA实战之SmartTime时序约束及分析示例（I），分析了时钟的不确定性，多周期路径，以及门控时钟的STA分析方法。可以使用各大厂家的时序分析工具，大多数都自带GUI界面，通过这些界面可以进行这些类似的分析。 本文首发自：易百纳技术社区，链接：FPGA的设计艺术（7）STA实战之SmartTime时序约束及分析示例（II） ... 前言 本文续FPGA的设计艺术（6）STA实战之SmartTime时序约束及分析示例（I），分析了时钟的不确定性，多周期路径，以及门控时钟的STA分析方法。可以使用各大厂家的时序分析工具，大多数都自带GUI界面，通过这些界面可以进行这些类似的分析。 本文首发自：易百纳技术社区，链接：FPGA的设计艺术（7）STA实战之SmartTime时序约束及分析示例（II） ...
- 文章目录 前言如何理解FPGA中的帧、字与比特？时钟实现设计警告？如何正确使用板上差分时钟？在定义时刻初始化还是使用复位初始化？参考文献 前言 本文的内容是从众多参考资料上查到的，并深有同感，在初学FPGA的阶段，确实会遇到这样那样的问题，这些问题没有得到较好的回答，不仅影响对学习的兴趣，也会导致实践中的停滞。 本文节选出大家可能会遇到的部分问... 文章目录 前言如何理解FPGA中的帧、字与比特？时钟实现设计警告？如何正确使用板上差分时钟？在定义时刻初始化还是使用复位初始化？参考文献 前言 本文的内容是从众多参考资料上查到的，并深有同感，在初学FPGA的阶段，确实会遇到这样那样的问题，这些问题没有得到较好的回答，不仅影响对学习的兴趣，也会导致实践中的停滞。 本文节选出大家可能会遇到的部分问...
- 文章目录 前言设计技巧和常见错误PCB设计数字设计同步设计计数器示例：纹波计数器减少编码时的不确定性。 Verilog/VHDL编码 仿真为什么仿真？ 工程管理管理工程师 前言 阅读一段话： 产品开发工程师对公司的未来成功与产品对当前的成功一样重要。将工程师，受过高等教育的技术专家视为商品，会降低团队士气，并不可避免地影响项目进度和质量。在... 文章目录 前言设计技巧和常见错误PCB设计数字设计同步设计计数器示例：纹波计数器减少编码时的不确定性。 Verilog/VHDL编码 仿真为什么仿真？ 工程管理管理工程师 前言 阅读一段话： 产品开发工程师对公司的未来成功与产品对当前的成功一样重要。将工程师，受过高等教育的技术专家视为商品，会降低团队士气，并不可避免地影响项目进度和质量。在...
- 文章目录 前言实践分析推荐的仿真设计总结 前言 提前给出一些观点： 仿真是为了仿真，所以不要设置极限情况，例如在时钟上升沿通过阻塞赋值给数据，应该避免这种情况；各种不同的仿真软件对时钟上升沿通过阻塞赋值给数据的理解不一致，例如modelsim和isim；可以使用非阻塞赋值设置数据值，避免在时钟上升沿时刻使用阻塞赋值给数据。 本文最后会给出推荐的仿... 文章目录 前言实践分析推荐的仿真设计总结 前言 提前给出一些观点： 仿真是为了仿真，所以不要设置极限情况，例如在时钟上升沿通过阻塞赋值给数据，应该避免这种情况；各种不同的仿真软件对时钟上升沿通过阻塞赋值给数据的理解不一致，例如modelsim和isim；可以使用非阻塞赋值设置数据值，避免在时钟上升沿时刻使用阻塞赋值给数据。 本文最后会给出推荐的仿...
- 文章目录 前言时钟域以及跨时钟域的概念亚稳态的概念单脉冲信号的跨时钟域处理从慢时钟域到快时钟域的场景从快时钟域到慢时钟域的场景 参考资料 前言 注：本文首发自易百纳技术社区，原文地址：https://www.ebaina.com/articles/140000005331 另外，请近期路过的朋友投个csdn年度博客之星的票，博主需要你的鼓励。... 文章目录 前言时钟域以及跨时钟域的概念亚稳态的概念单脉冲信号的跨时钟域处理从慢时钟域到快时钟域的场景从快时钟域到慢时钟域的场景 参考资料 前言 注：本文首发自易百纳技术社区，原文地址：https://www.ebaina.com/articles/140000005331 另外，请近期路过的朋友投个csdn年度博客之星的票，博主需要你的鼓励。...
- 文章目录 前言如何花费更少的时间去调试？为什么使用过程？需要多少过程？最小的过程明确需求数字设计方案逻辑设计功能仿真板上验证 版本控制编码指南：简短的技术组合，可最大程度地减少错误TCL脚本自动化或如何节省时间？ 总结 前言 本文首发自：易百纳技术社区，链接：FPGA的设计艺术（8）最佳的FPGA开发实践之严格遵循过程 对于很多人来说，FPG... 文章目录 前言如何花费更少的时间去调试？为什么使用过程？需要多少过程？最小的过程明确需求数字设计方案逻辑设计功能仿真板上验证 版本控制编码指南：简短的技术组合，可最大程度地减少错误TCL脚本自动化或如何节省时间？ 总结 前言 本文首发自：易百纳技术社区，链接：FPGA的设计艺术（8）最佳的FPGA开发实践之严格遵循过程 对于很多人来说，FPG...
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