- 早在某发科提前批中就考到过加法器，如果没有记错的话，当时的加法器是串行加法器。 今天就谈谈这几种加法器。 1、等波纹进位加法器（Ripple carry adder circuit） 如下图为一个4位的等波纹进位加法器： 它是由4个1位的全加器构成，每一级的全加器的进位作为下一级的进位。 1位全加器是由组合逻辑构成的，如下图： 可知，全加器的表达式： S... 早在某发科提前批中就考到过加法器，如果没有记错的话，当时的加法器是串行加法器。 今天就谈谈这几种加法器。 1、等波纹进位加法器（Ripple carry adder circuit） 如下图为一个4位的等波纹进位加法器： 它是由4个1位的全加器构成，每一级的全加器的进位作为下一级的进位。 1位全加器是由组合逻辑构成的，如下图： 可知，全加器的表达式： S...
- 文章目录 前言状态的编码方式binaryone-hotgrayjohnsonautocompactsequentialuserspeednonesafe mode 前言 据我说知，并非在代码设计时，状态编码写成什么样子就会综合成什么样子，还需要对综合属性进行操作，那具体是什么样子呢？一起看看《FPGA之道》对这一问题是怎么描述的。 本文摘选自《FPG... 文章目录 前言状态的编码方式binaryone-hotgrayjohnsonautocompactsequentialuserspeednonesafe mode 前言 据我说知，并非在代码设计时，状态编码写成什么样子就会综合成什么样子，还需要对综合属性进行操作，那具体是什么样子呢？一起看看《FPGA之道》对这一问题是怎么描述的。 本文摘选自《FPG...
- ISE工具设计流程： NGDBuild表示翻译，MAP表示映射，PAR表示布局和布线。具体查看博文：XIlinx FPGA开发基本流程（一）（总介绍） 每一步都需要不同的数据模型。 Vivado设计流程： 也分为三个步骤，设计输入，综合，实现，红色标记的小步骤都会生成响应的dcp文件，不像ISE生成不同的文件模型。所以说，Vivado是贯穿于整个设计流程的统一... ISE工具设计流程： NGDBuild表示翻译，MAP表示映射，PAR表示布局和布线。具体查看博文：XIlinx FPGA开发基本流程（一）（总介绍） 每一步都需要不同的数据模型。 Vivado设计流程： 也分为三个步骤，设计输入，综合，实现，红色标记的小步骤都会生成响应的dcp文件，不像ISE生成不同的文件模型。所以说，Vivado是贯穿于整个设计流程的统一...
- 这个笔记记录的是《Vivado入门与提高》课程的关于时序分析的这一节的内容，目的是为了备忘。 其实，以前也有这样的博文了，这里再次记录下是为了加深印象与理解。静态时序分析 目录 Launch vs Capture Edges Timing Path Timing Path Sections Data Arrival Time Clock Arri... 这个笔记记录的是《Vivado入门与提高》课程的关于时序分析的这一节的内容，目的是为了备忘。 其实，以前也有这样的博文了，这里再次记录下是为了加深印象与理解。静态时序分析 目录 Launch vs Capture Edges Timing Path Timing Path Sections Data Arrival Time Clock Arri...
- 最近遇到一个问题，就是在使用FPGA上的一对差分时钟的时钟，总是提示这样的错误： [Place 30-172] Sub-optimal placement for a clock-capable IO pin and PLL pair. If this sub optimal condition is acceptable for this design, you m... 最近遇到一个问题，就是在使用FPGA上的一对差分时钟的时钟，总是提示这样的错误： [Place 30-172] Sub-optimal placement for a clock-capable IO pin and PLL pair. If this sub optimal condition is acceptable for this design, you m...
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- FPGA配置基本介绍 与CPLD不同，FPGA是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。FPGA的配置方式分为主动式和被动式。1配置引脚FPGA的配置引脚可分为两类：专用配置引脚和非专用配置引脚。专用配置引脚只有在配置时起作用，而非专用配置引脚在配置完成后则可以作为普通的I／O口使用。 专用的配置引脚有：配置模式脚M2、M1、M0；配置时... FPGA配置基本介绍 与CPLD不同，FPGA是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。FPGA的配置方式分为主动式和被动式。1配置引脚FPGA的配置引脚可分为两类：专用配置引脚和非专用配置引脚。专用配置引脚只有在配置时起作用，而非专用配置引脚在配置完成后则可以作为普通的I／O口使用。 专用的配置引脚有：配置模式脚M2、M1、M0；配置时...
- 文章目录 前言VHDL编写注意事项大小写不敏感VHDL中的关键字多余的符号纠结的downto 与to数组范围混用逻辑向量范围混用范围中的变量仿真雷区进程敏感量表缺失进程间语句顺序颠倒仿真死循环少用生僻语句危险的variable 前言 本文摘选自《FPGA之道》，一起看看作者总结的VHDL编写的注意事项。 VHDL编写注意事项 大小写不敏感 使用... 文章目录 前言VHDL编写注意事项大小写不敏感VHDL中的关键字多余的符号纠结的downto 与to数组范围混用逻辑向量范围混用范围中的变量仿真雷区进程敏感量表缺失进程间语句顺序颠倒仿真死循环少用生僻语句危险的variable 前言 本文摘选自《FPGA之道》，一起看看作者总结的VHDL编写的注意事项。 VHDL编写注意事项 大小写不敏感 使用...
- 当我们去看有关高速串行总线与并行总线相比较的优点，会发现有这么一条描述，说串行总线能实现分割式数据传输，所有的串行总线都使用包括包和分割式数据传输协议进行数据传输。串行总线有包的概念，包可以有包界定符号，包起始控制符，包结束控制符以及中间的数据信息，CRC校验信息等。 这篇博文，我们就通过仿真来理解下这句话的含义，看看我们是如何发送数据以及如何接收到数据的。 这里稍微偏题... 当我们去看有关高速串行总线与并行总线相比较的优点，会发现有这么一条描述，说串行总线能实现分割式数据传输，所有的串行总线都使用包括包和分割式数据传输协议进行数据传输。串行总线有包的概念，包可以有包界定符号，包起始控制符，包结束控制符以及中间的数据信息，CRC校验信息等。 这篇博文，我们就通过仿真来理解下这句话的含义，看看我们是如何发送数据以及如何接收到数据的。 这里稍微偏题...
- 上篇博文：【FPGA】ROM/EPROM的设计（使用加载文件的方式初始化），提到了这篇博文中要用的方式初始化ROM，在代码中用case语句的方式，给一个地址，给一个数据。 很容易，通过异步的方式来给出代码设计： `timescale 1ns / 1ps//// Create Date: 2019/05/29 11:25:09// Design Name: // Modul... 上篇博文：【FPGA】ROM/EPROM的设计（使用加载文件的方式初始化），提到了这篇博文中要用的方式初始化ROM，在代码中用case语句的方式，给一个地址，给一个数据。 很容易，通过异步的方式来给出代码设计： `timescale 1ns / 1ps//// Create Date: 2019/05/29 11:25:09// Design Name: // Modul...
- 文章目录 前言ASIC原型验证流片 SOCSOPC小规模产品要求功能灵活可配置的产品更新换代快的产品科研领域 前言 备注：本篇博客内容摘自于《FPGA之道》 FPGA已经从最早的只应用于辅助功能以及胶合逻辑（连接各种功能块以及集成电路的逻辑电路）的简单器件，发展到现今众多产品的核心器件。并且随着功耗和成本的进一步降低，FPGA还将进入更多的应用领域。... 文章目录 前言ASIC原型验证流片 SOCSOPC小规模产品要求功能灵活可配置的产品更新换代快的产品科研领域 前言 备注：本篇博客内容摘自于《FPGA之道》 FPGA已经从最早的只应用于辅助功能以及胶合逻辑（连接各种功能块以及集成电路的逻辑电路）的简单器件，发展到现今众多产品的核心器件。并且随着功耗和成本的进一步降低，FPGA还将进入更多的应用领域。...
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- 目录 前言 设计一 设计二（回环） 设计二（回环）测试 前言 前面讲到了波特率的产生，发射器以及接收器： RS232 波特率时钟产生方法？ RS-232 Transmitter RS-232 Receiver 如何把这些模块链接起来，实现一些功能呢？ 这篇博文就是干这个事情的。 参考链接：https://www.fpga4fun.com/Serial... 目录 前言 设计一 设计二（回环） 设计二（回环）测试 前言 前面讲到了波特率的产生，发射器以及接收器： RS232 波特率时钟产生方法？ RS-232 Transmitter RS-232 Receiver 如何把这些模块链接起来，实现一些功能呢？ 这篇博文就是干这个事情的。 参考链接：https://www.fpga4fun.com/Serial...
- 待续 &nb... 待续 &nb...
- 目录 时钟描述 基本时钟 虚拟时钟 生成时钟 时钟描述 （1）clk0的时钟属性：周期为10ns，占空比为50%，相移为0ns；（相移也可以用°来表示，例如相移位0°，相移为90°等） （2）clk1的时钟属性：周期为8ns，占空比为75%，相移为2ns；（相移为2ns，也就是相移为90°） 描述时钟，默认第一个值为上升沿... 目录 时钟描述 基本时钟 虚拟时钟 生成时钟 时钟描述 （1）clk0的时钟属性：周期为10ns，占空比为50%，相移为0ns；（相移也可以用°来表示，例如相移位0°，相移为90°等） （2）clk1的时钟属性：周期为8ns，占空比为75%，相移为2ns；（相移为2ns，也就是相移为90°） 描述时钟，默认第一个值为上升沿...
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