- 先给出UG953对BUGHCE的介绍： BUFHCE Primitive: HROW Clock Buffer for a Single Clocking Region with Clock Enable BUFHCE原语允许直接访问全局缓冲区（BUFG）资源的时钟区域入口点。 这允许访问全局时钟网络的未使用部分以用作高速，低偏斜本地（单时钟区域）布线资源。 此外，... 先给出UG953对BUGHCE的介绍： BUFHCE Primitive: HROW Clock Buffer for a Single Clocking Region with Clock Enable BUFHCE原语允许直接访问全局缓冲区（BUFG）资源的时钟区域入口点。 这允许访问全局时钟网络的未使用部分以用作高速，低偏斜本地（单时钟区域）布线资源。 此外，...
- 这篇博文开始讲ROM，在FPGA中的ROM可以同过加载文件的方式初始化ROM（就像定制IP核时加载coe文件），也可以通过case的方式在代码中进行初始化，这篇博文讲通过加载文件的方式初始化ROM，之后通过仿真读出来数据，看看是否成功。 Verilog描述： `timescale 1ns / 1ps//// Create Date: 2019/05/28 23:15:15... 这篇博文开始讲ROM，在FPGA中的ROM可以同过加载文件的方式初始化ROM（就像定制IP核时加载coe文件），也可以通过case的方式在代码中进行初始化，这篇博文讲通过加载文件的方式初始化ROM，之后通过仿真读出来数据，看看是否成功。 Verilog描述： `timescale 1ns / 1ps//// Create Date: 2019/05/28 23:15:15...
- 文章目录 前言Verilog Test Fixture“Hello world”之Verilog Test Fixture待仿真设计仿真示例示例详解仿真结果 继承描述语法时间相关语法系统时间单位及精度设定延时等待语法有限等待语句无限等待语句变换等待语句边沿等待语句条件等待语句赋值等待语句阻塞赋值等待语句非阻塞赋值等待语句 时钟激励语法占空比50%时钟产生方法高、... 文章目录 前言Verilog Test Fixture“Hello world”之Verilog Test Fixture待仿真设计仿真示例示例详解仿真结果 继承描述语法时间相关语法系统时间单位及精度设定延时等待语法有限等待语句无限等待语句变换等待语句边沿等待语句条件等待语句赋值等待语句阻塞赋值等待语句非阻塞赋值等待语句 时钟激励语法占空比50%时钟产生方法高、...
- 今天的笔试题是某芸科技的现场笔试题，数字前端的笔试题，要求很简单，就是现场写出代码实现： 任意切换1-8分频，且无论奇分频还是偶分频，占空比均为50%，我至今仍然认为，在那种紧张且时间有限的情况下（本科大约预留15分钟），真的能设计出这种可任意切换的分频电路（之前有所准备的话可以），反正我是没写出来，笔试归来，我花了多个小时的时间写了一个且仿真了下。 个人认为，这个电路的... 今天的笔试题是某芸科技的现场笔试题，数字前端的笔试题，要求很简单，就是现场写出代码实现： 任意切换1-8分频，且无论奇分频还是偶分频，占空比均为50%，我至今仍然认为，在那种紧张且时间有限的情况下（本科大约预留15分钟），真的能设计出这种可任意切换的分频电路（之前有所准备的话可以），反正我是没写出来，笔试归来，我花了多个小时的时间写了一个且仿真了下。 个人认为，这个电路的...
- 前面有博文写了同步读写和异步读、同步写的单端口RAM设计： 【FPGA】单端口RAM的设计（同步读、同步写） 【FPGA】单端口RAM的设计（异步读、同步写） 这篇博文讲异步读写： 在博文：【FPGA】单端口RAM的设计（异步读、同步写）中已经对异步读与同步读进行了比较，这篇博文要对同步写和异步写做一个比较： 首先是代码上的区别：易知，所谓异步写，也就是不依赖于时... 前面有博文写了同步读写和异步读、同步写的单端口RAM设计： 【FPGA】单端口RAM的设计（同步读、同步写） 【FPGA】单端口RAM的设计（异步读、同步写） 这篇博文讲异步读写： 在博文：【FPGA】单端口RAM的设计（异步读、同步写）中已经对异步读与同步读进行了比较，这篇博文要对同步写和异步写做一个比较： 首先是代码上的区别：易知，所谓异步写，也就是不依赖于时...
- 文章目录 前言存储器的相关约束ram_extractram_stylerom_extractrom_style 寄存器的相关约束 前言 这是这个话题的第三篇，最重要的前言是本文节选自：《FPGA之道》。 存储器的相关约束 与乘法器类似，当我们需要使用RAM或ROM作数据存储时，通常的做法也是调用IP核来进行配置。因此，当涉及到大量不同存储模块调用... 文章目录 前言存储器的相关约束ram_extractram_stylerom_extractrom_style 寄存器的相关约束 前言 这是这个话题的第三篇，最重要的前言是本文节选自：《FPGA之道》。 存储器的相关约束 与乘法器类似，当我们需要使用RAM或ROM作数据存储时，通常的做法也是调用IP核来进行配置。因此，当涉及到大量不同存储模块调用...
- 文章目录 前言时空变换之空域优化逻辑化简资源合并模块复用之分时复用静态重构动态重构思路转换 前言 这是三月的第二篇博客，不得不说的是，有点儿怀念在实验室学习写博客的感觉（当然，并不怀念项目缠身，整日被催进度的噩梦日子），两个大屏幕，一台换了固态硬盘，因此还算流畅的台式电脑，简直不要太爽。平日里最讨厌用笔记本电脑，是因为觉得笔记本的键盘和鼠标很不人性化... 文章目录 前言时空变换之空域优化逻辑化简资源合并模块复用之分时复用静态重构动态重构思路转换 前言 这是三月的第二篇博客，不得不说的是，有点儿怀念在实验室学习写博客的感觉（当然，并不怀念项目缠身，整日被催进度的噩梦日子），两个大屏幕，一台换了固态硬盘，因此还算流畅的台式电脑，简直不要太爽。平日里最讨厌用笔记本电脑，是因为觉得笔记本的键盘和鼠标很不人性化...
- 文章目录 概念多位阵列普通移位寄存器 概念 触发器与这两个称谓之间到底有着什么样的关系呢？ 事实上，在我们进行数字电路设计的时候，只需要关注于器件的功能和使用方式即可，而不需要对器件的实现原理和结构进行过多细节方面的了解，因此，通常将电平敏感型的触发器叫做锁存器，而将边沿敏感型的触发器叫做寄存器，并且，通常所说的锁存器，大多是指电平敏感型D触发... 文章目录 概念多位阵列普通移位寄存器 概念 触发器与这两个称谓之间到底有着什么样的关系呢？ 事实上，在我们进行数字电路设计的时候，只需要关注于器件的功能和使用方式即可，而不需要对器件的实现原理和结构进行过多细节方面的了解，因此，通常将电平敏感型的触发器叫做锁存器，而将边沿敏感型的触发器叫做寄存器，并且，通常所说的锁存器，大多是指电平敏感型D触发...
- 上篇博文：【FPGA】SRIO IP核系统总览以及端口介绍（一）（User Interfaces 之 I/O Port）根据数据手册PG007，介绍到了逻辑层接口的IO口，今天想研究下，这些端口如何使用，结合实际问题来想想这个问题。 我们知道I / O端口可以配置为两种样式之一：Condensed I/O or Initiator/Target. 我们考虑使用... 上篇博文：【FPGA】SRIO IP核系统总览以及端口介绍（一）（User Interfaces 之 I/O Port）根据数据手册PG007，介绍到了逻辑层接口的IO口，今天想研究下，这些端口如何使用，结合实际问题来想想这个问题。 我们知道I / O端口可以配置为两种样式之一：Condensed I/O or Initiator/Target. 我们考虑使用...
- 文章目录 前言基本概念介绍常用时间参数介绍tsu建立时间要求建立时间余量th保持时间要求保持时间余量tcoMaximum frequency (or Minimum period) 线延迟与门延迟影响延迟的因素温度与电压温度对延迟的影响电压对延迟的影响三种工况 时钟信号的偏差描述时钟精度时钟漂移jitterskewslew rate 前言 本文... 文章目录 前言基本概念介绍常用时间参数介绍tsu建立时间要求建立时间余量th保持时间要求保持时间余量tcoMaximum frequency (or Minimum period) 线延迟与门延迟影响延迟的因素温度与电压温度对延迟的影响电压对延迟的影响三种工况 时钟信号的偏差描述时钟精度时钟漂移jitterskewslew rate 前言 本文...
- 文章目录 前言时空变换之基本概念时空概念简介时空变换方案 时空变换之时域优化逻辑化简逻辑化简讨论空域方面的颠倒现象时域方面的颠倒现象逻辑化简总结 结构调整分布调整思路转换提前进位法提高多级累加器的工作频率 布局调整 前言 疫情已经持续到了3月，今天是三月初，前几日在修改论文，想来今天是新的一月的开始，应该更新博客了，日子虽然都是数字，但有些日子注... 文章目录 前言时空变换之基本概念时空概念简介时空变换方案 时空变换之时域优化逻辑化简逻辑化简讨论空域方面的颠倒现象时域方面的颠倒现象逻辑化简总结 结构调整分布调整思路转换提前进位法提高多级累加器的工作频率 布局调整 前言 疫情已经持续到了3月，今天是三月初，前几日在修改论文，想来今天是新的一月的开始，应该更新博客了，日子虽然都是数字，但有些日子注...
- 文章目录 数据类型转换函数数据对象的属性数值类属性 Signal属性 数据类型转换函数 在VHDL的众多数据类型中，归根到底，它们都是要用二进制数来表示的，所以它们之间几乎都是可以相互转换的。在有些情况下，这种转换是必须的，例如，我们需要用外部输入的一个4bits逻辑向量作为索引去数组中取数据，那么在VHDL代码层级上，从逻辑向量到整数的转换就必然进... 文章目录 数据类型转换函数数据对象的属性数值类属性 Signal属性 数据类型转换函数 在VHDL的众多数据类型中，归根到底，它们都是要用二进制数来表示的，所以它们之间几乎都是可以相互转换的。在有些情况下，这种转换是必须的，例如，我们需要用外部输入的一个4bits逻辑向量作为索引去数组中取数据，那么在VHDL代码层级上，从逻辑向量到整数的转换就必然进...
- 文章目录 前言乘法器的相关约束use_dsp48mult_style 前言 这是这个话题的第二篇，最重要的前言是本文节选自：《FPGA之道》。 乘法器的相关约束 通常，FPGA开发者们无需显式的使用相关的乘法器约束，因为当需要使用乘法器时，一般都会调用集成开发环境提供的乘法器IP核，并在其中完成乘法器的相关配置即可。这也就是说，编译器通常帮我们完... 文章目录 前言乘法器的相关约束use_dsp48mult_style 前言 这是这个话题的第二篇，最重要的前言是本文节选自：《FPGA之道》。 乘法器的相关约束 通常，FPGA开发者们无需显式的使用相关的乘法器约束，因为当需要使用乘法器时，一般都会调用集成开发环境提供的乘法器IP核，并在其中完成乘法器的相关配置即可。这也就是说，编译器通常帮我们完...
- 文章目录 前言同步时序逻辑的分析原理逻辑锥的概念逻辑锥的划分逻辑锥的求解建立时间求解原理保持时间求解原理 一般逻辑锥的求解一般建立时间求解一般保持时间求解 前言 本文来自于《FPGA 之道》。 同步时序逻辑的分析原理 FPGA设计中最最常见并且占FPGA设计比重最大的就要数同步时序逻辑了，那么，经过了上一章节中示例的分析，接下来就让我们来简... 文章目录 前言同步时序逻辑的分析原理逻辑锥的概念逻辑锥的划分逻辑锥的求解建立时间求解原理保持时间求解原理 一般逻辑锥的求解一般建立时间求解一般保持时间求解 前言 本文来自于《FPGA 之道》。 同步时序逻辑的分析原理 FPGA设计中最最常见并且占FPGA设计比重最大的就要数同步时序逻辑了，那么，经过了上一章节中示例的分析，接下来就让我们来简...
- 本文转载自：跨时钟域处理 题目：多时钟域设计中，如何处理跨时钟域 单bit：两级触发器同步（适用于慢到快）多bit：采用异步FIFO，异步双口RAM加握手信号格雷码转换 题目：编写Verilog代码描述跨时钟域信号传输，慢时钟域到快时钟域 reg [1:0] signal_r;//-----------------------------------------... 本文转载自：跨时钟域处理 题目：多时钟域设计中，如何处理跨时钟域 单bit：两级触发器同步（适用于慢到快）多bit：采用异步FIFO，异步双口RAM加握手信号格雷码转换 题目：编写Verilog代码描述跨时钟域信号传输，慢时钟域到快时钟域 reg [1:0] signal_r;//-----------------------------------------...
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