- 最近遇到一个问题，就是在使用FPGA上的一对差分时钟的时钟，总是提示这样的错误： [Place 30-172] Sub-optimal placement for a clock-capable IO pin and PLL pair. If this sub optimal condition is acceptable for this design, you m... 最近遇到一个问题，就是在使用FPGA上的一对差分时钟的时钟，总是提示这样的错误： [Place 30-172] Sub-optimal placement for a clock-capable IO pin and PLL pair. If this sub optimal condition is acceptable for this design, you m...
- 文章目录 前言VHDL数据类型常用数据类型逻辑数据类型std_logicstd_logic_vectorbooleanbitbit_vector 数值数据类型integerrealsigned & unsigned 枚举数据类型enum 数组数据类型记录数据类型type 子类型 前言 Verilog中的常用的数据类型不过是reg以及wi... 文章目录 前言VHDL数据类型常用数据类型逻辑数据类型std_logicstd_logic_vectorbooleanbitbit_vector 数值数据类型integerrealsigned & unsigned 枚举数据类型enum 数组数据类型记录数据类型type 子类型 前言 Verilog中的常用的数据类型不过是reg以及wi...
- FPGA配置基本介绍 与CPLD不同，FPGA是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。FPGA的配置方式分为主动式和被动式。1配置引脚FPGA的配置引脚可分为两类：专用配置引脚和非专用配置引脚。专用配置引脚只有在配置时起作用，而非专用配置引脚在配置完成后则可以作为普通的I／O口使用。 专用的配置引脚有：配置模式脚M2、M1、M0；配置时... FPGA配置基本介绍 与CPLD不同，FPGA是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。FPGA的配置方式分为主动式和被动式。1配置引脚FPGA的配置引脚可分为两类：专用配置引脚和非专用配置引脚。专用配置引脚只有在配置时起作用，而非专用配置引脚在配置完成后则可以作为普通的I／O口使用。 专用的配置引脚有：配置模式脚M2、M1、M0；配置时...
- 文章目录 前言VHDL编写注意事项大小写不敏感VHDL中的关键字多余的符号纠结的downto 与to数组范围混用逻辑向量范围混用范围中的变量仿真雷区进程敏感量表缺失进程间语句顺序颠倒仿真死循环少用生僻语句危险的variable 前言 本文摘选自《FPGA之道》，一起看看作者总结的VHDL编写的注意事项。 VHDL编写注意事项 大小写不敏感 使用... 文章目录 前言VHDL编写注意事项大小写不敏感VHDL中的关键字多余的符号纠结的downto 与to数组范围混用逻辑向量范围混用范围中的变量仿真雷区进程敏感量表缺失进程间语句顺序颠倒仿真死循环少用生僻语句危险的variable 前言 本文摘选自《FPGA之道》，一起看看作者总结的VHDL编写的注意事项。 VHDL编写注意事项 大小写不敏感 使用...
- 当我们去看有关高速串行总线与并行总线相比较的优点，会发现有这么一条描述，说串行总线能实现分割式数据传输，所有的串行总线都使用包括包和分割式数据传输协议进行数据传输。串行总线有包的概念，包可以有包界定符号，包起始控制符，包结束控制符以及中间的数据信息，CRC校验信息等。 这篇博文，我们就通过仿真来理解下这句话的含义，看看我们是如何发送数据以及如何接收到数据的。 这里稍微偏题... 当我们去看有关高速串行总线与并行总线相比较的优点，会发现有这么一条描述，说串行总线能实现分割式数据传输，所有的串行总线都使用包括包和分割式数据传输协议进行数据传输。串行总线有包的概念，包可以有包界定符号，包起始控制符，包结束控制符以及中间的数据信息，CRC校验信息等。 这篇博文，我们就通过仿真来理解下这句话的含义，看看我们是如何发送数据以及如何接收到数据的。 这里稍微偏题...
- 上篇博文：【FPGA】ROM/EPROM的设计（使用加载文件的方式初始化），提到了这篇博文中要用的方式初始化ROM，在代码中用case语句的方式，给一个地址，给一个数据。 很容易，通过异步的方式来给出代码设计： `timescale 1ns / 1ps//// Create Date: 2019/05/29 11:25:09// Design Name: // Modul... 上篇博文：【FPGA】ROM/EPROM的设计（使用加载文件的方式初始化），提到了这篇博文中要用的方式初始化ROM，在代码中用case语句的方式，给一个地址，给一个数据。 很容易，通过异步的方式来给出代码设计： `timescale 1ns / 1ps//// Create Date: 2019/05/29 11:25:09// Design Name: // Modul...
- 文章目录 前言ASIC原型验证流片 SOCSOPC小规模产品要求功能灵活可配置的产品更新换代快的产品科研领域 前言 备注：本篇博客内容摘自于《FPGA之道》 FPGA已经从最早的只应用于辅助功能以及胶合逻辑（连接各种功能块以及集成电路的逻辑电路）的简单器件，发展到现今众多产品的核心器件。并且随着功耗和成本的进一步降低，FPGA还将进入更多的应用领域。... 文章目录 前言ASIC原型验证流片 SOCSOPC小规模产品要求功能灵活可配置的产品更新换代快的产品科研领域 前言 备注：本篇博客内容摘自于《FPGA之道》 FPGA已经从最早的只应用于辅助功能以及胶合逻辑（连接各种功能块以及集成电路的逻辑电路）的简单器件，发展到现今众多产品的核心器件。并且随着功耗和成本的进一步降低，FPGA还将进入更多的应用领域。...
- 文章目录 前言Verilog中的编译指令define指令timescale指令inlcude指令 前言 本文摘自《FPGA之道》，一起来了解下Verilog中的编译指令。 Verilog中的编译指令 为了方便我们对程序编译、仿真时的控制，Verilog提供了很多编译指令，这里主要介绍几种比较常用的编译指令。注意，编译指令都不需要在结尾加类似分号这... 文章目录 前言Verilog中的编译指令define指令timescale指令inlcude指令 前言 本文摘自《FPGA之道》，一起来了解下Verilog中的编译指令。 Verilog中的编译指令 为了方便我们对程序编译、仿真时的控制，Verilog提供了很多编译指令，这里主要介绍几种比较常用的编译指令。注意，编译指令都不需要在结尾加类似分号这...
- 目录 前言 设计一 设计二（回环） 设计二（回环）测试 前言 前面讲到了波特率的产生，发射器以及接收器： RS232 波特率时钟产生方法？ RS-232 Transmitter RS-232 Receiver 如何把这些模块链接起来，实现一些功能呢？ 这篇博文就是干这个事情的。 参考链接：https://www.fpga4fun.com/Serial... 目录 前言 设计一 设计二（回环） 设计二（回环）测试 前言 前面讲到了波特率的产生，发射器以及接收器： RS232 波特率时钟产生方法？ RS-232 Transmitter RS-232 Receiver 如何把这些模块链接起来，实现一些功能呢？ 这篇博文就是干这个事情的。 参考链接：https://www.fpga4fun.com/Serial...
- 待续 &nb... 待续 &nb...
- 目录 时钟描述 基本时钟 虚拟时钟 生成时钟 时钟描述 （1）clk0的时钟属性：周期为10ns，占空比为50%，相移为0ns；（相移也可以用°来表示，例如相移位0°，相移为90°等） （2）clk1的时钟属性：周期为8ns，占空比为75%，相移为2ns；（相移为2ns，也就是相移为90°） 描述时钟，默认第一个值为上升沿... 目录 时钟描述 基本时钟 虚拟时钟 生成时钟 时钟描述 （1）clk0的时钟属性：周期为10ns，占空比为50%，相移为0ns；（相移也可以用°来表示，例如相移位0°，相移为90°等） （2）clk1的时钟属性：周期为8ns，占空比为75%，相移为2ns；（相移为2ns，也就是相移为90°） 描述时钟，默认第一个值为上升沿...
- 先给出UG953对BUGHCE的介绍： BUFHCE Primitive: HROW Clock Buffer for a Single Clocking Region with Clock Enable BUFHCE原语允许直接访问全局缓冲区（BUFG）资源的时钟区域入口点。 这允许访问全局时钟网络的未使用部分以用作高速，低偏斜本地（单时钟区域）布线资源。 此外，... 先给出UG953对BUGHCE的介绍： BUFHCE Primitive: HROW Clock Buffer for a Single Clocking Region with Clock Enable BUFHCE原语允许直接访问全局缓冲区（BUFG）资源的时钟区域入口点。 这允许访问全局时钟网络的未使用部分以用作高速，低偏斜本地（单时钟区域）布线资源。 此外，...
- 这篇博文开始讲ROM，在FPGA中的ROM可以同过加载文件的方式初始化ROM（就像定制IP核时加载coe文件），也可以通过case的方式在代码中进行初始化，这篇博文讲通过加载文件的方式初始化ROM，之后通过仿真读出来数据，看看是否成功。 Verilog描述： `timescale 1ns / 1ps//// Create Date: 2019/05/28 23:15:15... 这篇博文开始讲ROM，在FPGA中的ROM可以同过加载文件的方式初始化ROM（就像定制IP核时加载coe文件），也可以通过case的方式在代码中进行初始化，这篇博文讲通过加载文件的方式初始化ROM，之后通过仿真读出来数据，看看是否成功。 Verilog描述： `timescale 1ns / 1ps//// Create Date: 2019/05/28 23:15:15...
- 文章目录 前言Verilog Test Fixture“Hello world”之Verilog Test Fixture待仿真设计仿真示例示例详解仿真结果 继承描述语法时间相关语法系统时间单位及精度设定延时等待语法有限等待语句无限等待语句变换等待语句边沿等待语句条件等待语句赋值等待语句阻塞赋值等待语句非阻塞赋值等待语句 时钟激励语法占空比50%时钟产生方法高、... 文章目录 前言Verilog Test Fixture“Hello world”之Verilog Test Fixture待仿真设计仿真示例示例详解仿真结果 继承描述语法时间相关语法系统时间单位及精度设定延时等待语法有限等待语句无限等待语句变换等待语句边沿等待语句条件等待语句赋值等待语句阻塞赋值等待语句非阻塞赋值等待语句 时钟激励语法占空比50%时钟产生方法高、...
- 今天的笔试题是某芸科技的现场笔试题，数字前端的笔试题，要求很简单，就是现场写出代码实现： 任意切换1-8分频，且无论奇分频还是偶分频，占空比均为50%，我至今仍然认为，在那种紧张且时间有限的情况下（本科大约预留15分钟），真的能设计出这种可任意切换的分频电路（之前有所准备的话可以），反正我是没写出来，笔试归来，我花了多个小时的时间写了一个且仿真了下。 个人认为，这个电路的... 今天的笔试题是某芸科技的现场笔试题，数字前端的笔试题，要求很简单，就是现场写出代码实现： 任意切换1-8分频，且无论奇分频还是偶分频，占空比均为50%，我至今仍然认为，在那种紧张且时间有限的情况下（本科大约预留15分钟），真的能设计出这种可任意切换的分频电路（之前有所准备的话可以），反正我是没写出来，笔试归来，我花了多个小时的时间写了一个且仿真了下。 个人认为，这个电路的...
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