- 这篇博文单讲ODDR，而不去深入理解和它相关的什么OLOGIC（花里胡哨）： 为什么要花时间研究一下ODDR的工作原理呢？源于在之前的程序中用到了这个原语，虽疑惑为什么要用，但还是从用了之后有什么效果以及怎么用来下手吧。 先看看ODDR的原语介绍： ODDR是一个原理，全名叫：DedicatedDual Data Rate (DDR) Output Register，即... 这篇博文单讲ODDR，而不去深入理解和它相关的什么OLOGIC（花里胡哨）： 为什么要花时间研究一下ODDR的工作原理呢？源于在之前的程序中用到了这个原语，虽疑惑为什么要用，但还是从用了之后有什么效果以及怎么用来下手吧。 先看看ODDR的原语介绍： ODDR是一个原理，全名叫：DedicatedDual Data Rate (DDR) Output Register，即...
- Messaging Port 消息传递端口是可选接口（消息也可以组合到I / O端口上，并使用Vivado集成设计环境（IDE）设置视为写入事务）。 单独的Messaging端口遵循Initiator / Target样式。 Initiator / Target端口样式允许将针对远程设备的事务与针对本地端点的事务分开。 图2-5详细说明了Messaging端口。 本... Messaging Port 消息传递端口是可选接口（消息也可以组合到I / O端口上，并使用Vivado集成设计环境（IDE）设置视为写入事务）。 单独的Messaging端口遵循Initiator / Target样式。 Initiator / Target端口样式允许将针对远程设备的事务与针对本地端点的事务分开。 图2-5详细说明了Messaging端口。 本...
- 文章目录 前言时钟及时钟域时钟，时序逻辑的心跳时钟信号基本特征时钟信号基本特征参数介绍如何区分时钟和数据 时钟信号的分类按来源分外部时钟再生时钟门控时钟行波时钟 按波形分连续时钟间歇时钟不规则时钟 时钟域时钟域的概念时钟树简介时钟树的分类正确的时钟使用方式什么情况下时钟应该“上树”？如何选择时钟树？时钟信号怎么“上树”？使用全局时钟树资源方法一，通过正确的物理... 文章目录 前言时钟及时钟域时钟，时序逻辑的心跳时钟信号基本特征时钟信号基本特征参数介绍如何区分时钟和数据 时钟信号的分类按来源分外部时钟再生时钟门控时钟行波时钟 按波形分连续时钟间歇时钟不规则时钟 时钟域时钟域的概念时钟树简介时钟树的分类正确的时钟使用方式什么情况下时钟应该“上树”？如何选择时钟树？时钟信号怎么“上树”？使用全局时钟树资源方法一，通过正确的物理...
- 文章目录 前言常用时序约束介绍时序环境约束分组时序约束TNMTNM_NETTIMEGRP 常用时序约束周期约束输入时钟周期约束内部时钟周期约束关联时钟周期约束差分时钟周期约束 输入约束SDR输入约束DDR输入约束MDR输入约束差分输入约束 组间约束焊盘到焊盘路径约束多周期路径约束跨时钟域路径约束跨时钟域忽略约束路径中间点约束 输出约束直接同步输出约束间接同步输出... 文章目录 前言常用时序约束介绍时序环境约束分组时序约束TNMTNM_NETTIMEGRP 常用时序约束周期约束输入时钟周期约束内部时钟周期约束关联时钟周期约束差分时钟周期约束 输入约束SDR输入约束DDR输入约束MDR输入约束差分输入约束 组间约束焊盘到焊盘路径约束多周期路径约束跨时钟域路径约束跨时钟域忽略约束路径中间点约束 输出约束直接同步输出约束间接同步输出...
- 上篇博文讲了使用Moore状态机来设计一个序列检测器：序列检测器的Moore状态机实现 原理一致，这里只不过采用了Mealy状态机实现，快速给出： 状态转移图如下：被检测序列为1101，也就是说，如果出现1101序列，则输出为1，否则输出为0。 Verilog HDL代码为： `timescale 1ns / 1ps//// Company: // Enginee... 上篇博文讲了使用Moore状态机来设计一个序列检测器：序列检测器的Moore状态机实现 原理一致，这里只不过采用了Mealy状态机实现，快速给出： 状态转移图如下：被检测序列为1101，也就是说，如果出现1101序列，则输出为1，否则输出为0。 Verilog HDL代码为： `timescale 1ns / 1ps//// Company: // Enginee...
- MultiBoot的大致过程如下图： MultiBoot的配置文件由两个比特流文件生成，第一个为备份文件，永远都不会变，称为Golden_image，从Flash的0地址存储。 第二个为更新文件，后面远程更新，更新的就是这个文件，称为Update_image，存放在某个地址处，这个地址有热启动地址寄存器（WBSTAR）指定。 配置过程大致如下： FPGA从FLASH的... MultiBoot的大致过程如下图： MultiBoot的配置文件由两个比特流文件生成，第一个为备份文件，永远都不会变，称为Golden_image，从Flash的0地址存储。 第二个为更新文件，后面远程更新，更新的就是这个文件，称为Update_image，存放在某个地址处，这个地址有热启动地址寄存器（WBSTAR）指定。 配置过程大致如下： FPGA从FLASH的...
- 文章目录 前言时空变换之时间换空间逻辑合并模块复用之提速复用原理简单提速复用复杂提速复用一个简单的FIR滤波器FIR滤波器的转置结构多路FIR滤波需求初步分析提速后的问题分析FIR滤波器的复用方案FIR滤波器的其它优化复杂提速复用的一般形式 缓存提速复用 前言 前面一篇博客说了空域优化的时空变换内容，大概内容就是适当去除冗余以及分时复用，资源合... 文章目录 前言时空变换之时间换空间逻辑合并模块复用之提速复用原理简单提速复用复杂提速复用一个简单的FIR滤波器FIR滤波器的转置结构多路FIR滤波需求初步分析提速后的问题分析FIR滤波器的复用方案FIR滤波器的其它优化复杂提速复用的一般形式 缓存提速复用 前言 前面一篇博客说了空域优化的时空变换内容，大概内容就是适当去除冗余以及分时复用，资源合...
- 在Verilog HDL中，使用localparam（局部参数）声明常量，可以使代码清晰并有助于以后的维护，例如声明数据总线的位宽和范围： localparam DATA_WIDTH = 8; DATA_RANGE = 2**DATA_WIDTH; 或定义符号端口名称： UART_PORT = 4'b0001; LCD_PORT = 4'b001... 在Verilog HDL中，使用localparam（局部参数）声明常量，可以使代码清晰并有助于以后的维护，例如声明数据总线的位宽和范围： localparam DATA_WIDTH = 8; DATA_RANGE = 2**DATA_WIDTH; 或定义符号端口名称： UART_PORT = 4'b0001; LCD_PORT = 4'b001...
- 转载自：https://www.cnblogs.com/rouwawa/p/7102173.html 上两篇博文Cordic算法——圆周系统之旋转模式、Cordic算法——圆周系统之向量模式做了理论分析和实现，但是所用到的变量依然是浮点型，而cordic真正的用处是基于FPGA等只能处理定点的平台。只需将满足精度的浮点数，放大2^n倍，取整，... 转载自：https://www.cnblogs.com/rouwawa/p/7102173.html 上两篇博文Cordic算法——圆周系统之旋转模式、Cordic算法——圆周系统之向量模式做了理论分析和实现，但是所用到的变量依然是浮点型，而cordic真正的用处是基于FPGA等只能处理定点的平台。只需将满足精度的浮点数，放大2^n倍，取整，...
- 1、简述建立时间和保持时间，画图表示？ 建立时间Tsu（setup）：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。 保持时间Th（hold）：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 2、简述触发器和锁存器之间的差别？ 锁存器对电平信号敏感，在输入脉冲的电平作用下改变状态。 D触发器对时钟边沿... 1、简述建立时间和保持时间，画图表示？ 建立时间Tsu（setup）：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。 保持时间Th（hold）：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 2、简述触发器和锁存器之间的差别？ 锁存器对电平信号敏感，在输入脉冲的电平作用下改变状态。 D触发器对时钟边沿...
- 文章目录 前言编写自己的vhdl库文件Work库记录数据类型子程序介绍函数过程 子程序使用总结程序包自定义程序包范例 前言 本文节选自《FPGA之道》来一起学习下高阶Verilog内容，编写自己的VHDL库文件。 编写自己的vhdl库文件 Work库 在VHDL基本程序框架中，我们介绍过work库，在那里，我们说“这个库一般不用显式声明，因为F... 文章目录 前言编写自己的vhdl库文件Work库记录数据类型子程序介绍函数过程 子程序使用总结程序包自定义程序包范例 前言 本文节选自《FPGA之道》来一起学习下高阶Verilog内容，编写自己的VHDL库文件。 编写自己的vhdl库文件 Work库 在VHDL基本程序框架中，我们介绍过work库，在那里，我们说“这个库一般不用显式声明，因为F...
- 固件远程更新之STARTUPE2原语（fpga控制flash） 上个格式不方便看，看这个转载的： https://blog.csdn.net/Reborn_Lee/article/details/89187417 针对所有 ISE 版本和 Vivado 2017.2 及更早版本的 Zynq-7000 SoC RSVDGND 引脚和 PL STARTUPE2 原语需求的... 固件远程更新之STARTUPE2原语（fpga控制flash） 上个格式不方便看，看这个转载的： https://blog.csdn.net/Reborn_Lee/article/details/89187417 针对所有 ISE 版本和 Vivado 2017.2 及更早版本的 Zynq-7000 SoC RSVDGND 引脚和 PL STARTUPE2 原语需求的...
- 文章目录 前言功能仿真篇仿真原理串行模仿并行思路分析有限模仿无限思路分析组合逻辑仿真原理时序逻辑仿真原理HDL的仿真原理仿真时间与物理时间 前言 本文摘自《FPGA之道》。 功能仿真篇 功能仿真是所有仿真类型中最重要的，也是占项目开发比重最大的仿真，对任何一个项目的开发来说几乎都是必须的，所以在此单独使用一个篇章对它进行介绍。因此，本篇所指... 文章目录 前言功能仿真篇仿真原理串行模仿并行思路分析有限模仿无限思路分析组合逻辑仿真原理时序逻辑仿真原理HDL的仿真原理仿真时间与物理时间 前言 本文摘自《FPGA之道》。 功能仿真篇 功能仿真是所有仿真类型中最重要的，也是占项目开发比重最大的仿真，对任何一个项目的开发来说几乎都是必须的，所以在此单独使用一个篇章对它进行介绍。因此，本篇所指...
- 组合逻辑电路与时序逻辑电路 数字电路根据逻辑功能的不同特点，可以分成两大类：一类叫做组合逻辑电路，简称组合电路或组合逻辑；另一类叫做时序逻辑电路，简称时序电路或时序逻辑。 如果数字电路满足任意时刻的输出仅仅取决于该时刻的输入，那么该数字电路为组合逻辑电路。相反，如果数字电路任意时刻的输出不仅取决于当前时刻的输入，而且还取决于数字电路原来的状态，那么该数字电路为时序逻辑... 组合逻辑电路与时序逻辑电路 数字电路根据逻辑功能的不同特点，可以分成两大类：一类叫做组合逻辑电路，简称组合电路或组合逻辑；另一类叫做时序逻辑电路，简称时序电路或时序逻辑。 如果数字电路满足任意时刻的输出仅仅取决于该时刻的输入，那么该数字电路为组合逻辑电路。相反，如果数字电路任意时刻的输出不仅取决于当前时刻的输入，而且还取决于数字电路原来的状态，那么该数字电路为时序逻辑...
- 在FPGA正常工作时，配置数据存储在SRAM中，这个SRAM单元也被称为配置存储器（configure RAM）。由于SRAM是易失性存储器，因此在FPGA上电之后，外部电路需要将配置数据重新载入到芯片内的配置RAM中。在芯片配置完成之后，内部的寄存器以及I/O管脚必须进行初始化（initialization），等到初始化完成以后，芯片才会按照用户设计的功能正常工作，即进入用... 在FPGA正常工作时，配置数据存储在SRAM中，这个SRAM单元也被称为配置存储器（configure RAM）。由于SRAM是易失性存储器，因此在FPGA上电之后，外部电路需要将配置数据重新载入到芯片内的配置RAM中。在芯片配置完成之后，内部的寄存器以及I/O管脚必须进行初始化（initialization），等到初始化完成以后，芯片才会按照用户设计的功能正常工作，即进入用...
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