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- 题目：使用状态机实现序列检测器？ 序列检测器的状态机实现，以前的博文写的很多，这里贴出两个简单易懂的，看需要的部分即可： 序列检测器的Moore状态机实现 序列检测器的Mealy状态机实现 题目：用Verilog设计串专并电路？ 在下面这篇博文中，包含串转并以及并转串的思路：移位寄存器专题 1. module left_shifter_reg(clk, din,... 题目：使用状态机实现序列检测器？ 序列检测器的状态机实现，以前的博文写的很多，这里贴出两个简单易懂的，看需要的部分即可： 序列检测器的Moore状态机实现 序列检测器的Mealy状态机实现 题目：用Verilog设计串专并电路？ 在下面这篇博文中，包含串转并以及并转串的思路：移位寄存器专题 1. module left_shifter_reg(clk, din,...
- 文章目录 前言编写纯净的组合或时序逻辑组合逻辑描述方法范例介绍注意事项注意语句顺序 纯时序逻辑描述方法范例介绍注意事项避免敏感双沿注意语句顺序 清晰的时序逻辑描述方法范例介绍无伤大雅的混写 前言 本文摘选自《FPGA之道》，一起看下作者对于组合以及时序逻辑编写的观点。 编写纯净的组合或时序逻辑 无论多么复杂的FPGA设计，如果我们将其中具有... 文章目录 前言编写纯净的组合或时序逻辑组合逻辑描述方法范例介绍注意事项注意语句顺序 纯时序逻辑描述方法范例介绍注意事项避免敏感双沿注意语句顺序 清晰的时序逻辑描述方法范例介绍无伤大雅的混写 前言 本文摘选自《FPGA之道》，一起看下作者对于组合以及时序逻辑编写的观点。 编写纯净的组合或时序逻辑 无论多么复杂的FPGA设计，如果我们将其中具有...
- 文章目录 前言状态机的概念状态机简介状态机的组成六要素状态集合初态终态输入符号集输出符号集状态转移函数 状态机的工作四要素现态输入输出次态 前言 本文摘选自《FPGA之道》，对于状态机，作者花了大篇幅来叙述，对于状态机的深刻理解，让人佩服，以至于平日里认识到的状态机，以为就是真理，可见真理还需要不断的认识。这里为了不让博文篇幅过长，选择多篇博客... 文章目录 前言状态机的概念状态机简介状态机的组成六要素状态集合初态终态输入符号集输出符号集状态转移函数 状态机的工作四要素现态输入输出次态 前言 本文摘选自《FPGA之道》，对于状态机，作者花了大篇幅来叙述，对于状态机的深刻理解，让人佩服，以至于平日里认识到的状态机，以为就是真理，可见真理还需要不断的认识。这里为了不让博文篇幅过长，选择多篇博客...
- 文章目录 前言FPGA开发流程背景知识的分析与研究项目方案的设计与制定写清楚项目背景写清楚项目需求写清楚方案框架写清楚算法细节确保逻辑完备性确保实现无关性确保书面易懂性 算法可行性仿真与验证Why？When？How？ FPGA设计方案的制定编写FPGA设计方案的好处如何编写FPGA设计方案 FPGA功能代码的编写FPGA设计的功能仿真一、仿真的分类。二、功能仿真... 文章目录 前言FPGA开发流程背景知识的分析与研究项目方案的设计与制定写清楚项目背景写清楚项目需求写清楚方案框架写清楚算法细节确保逻辑完备性确保实现无关性确保书面易懂性 算法可行性仿真与验证Why？When？How？ FPGA设计方案的制定编写FPGA设计方案的好处如何编写FPGA设计方案 FPGA功能代码的编写FPGA设计的功能仿真一、仿真的分类。二、功能仿真...
- 文章目录 前言设计方法学讨论FPGA程序设计的境界 前言 本文节选自《FPGA之道》。 设计方法学讨论 当实现一个FPGA项目时，我们的主要工作其实不是敲击键盘编写出华丽丽的HDL代码，恰恰相反，思考如何编写出恰当的HDL代码会占用更多的时间。这就好比写作文前要先打草稿、先列大纲，写作过程中再对写作思路不断修正、斟字酌句一样，在开始FPGA项目的实现... 文章目录 前言设计方法学讨论FPGA程序设计的境界 前言 本文节选自《FPGA之道》。 设计方法学讨论 当实现一个FPGA项目时，我们的主要工作其实不是敲击键盘编写出华丽丽的HDL代码，恰恰相反，思考如何编写出恰当的HDL代码会占用更多的时间。这就好比写作文前要先打草稿、先列大纲，写作过程中再对写作思路不断修正、斟字酌句一样，在开始FPGA项目的实现...
- 1、简述ASIC设计流程，并列举出各部分用到的工具？ 说实话，半路出家，没弄过ASIC，但是经常遇到ASIC与FPGA开发做比较的题目，不得不主动了解下ASIC： ASIC全称： Application Specific Integrated Circuit，是一种为专门目的而设计的集成电路。 现代ASIC常包含整个32-bit处理器,类似ROM、RAM、EEPROM、... 1、简述ASIC设计流程，并列举出各部分用到的工具？ 说实话，半路出家，没弄过ASIC，但是经常遇到ASIC与FPGA开发做比较的题目，不得不主动了解下ASIC： ASIC全称： Application Specific Integrated Circuit，是一种为专门目的而设计的集成电路。 现代ASIC常包含整个32-bit处理器,类似ROM、RAM、EEPROM、...
- 上篇写了双端口RAM设计（同步读写）：https://blog.csdn.net/Reborn_Lee/article/details/90647784 关于异步读写和同步读写，在单端口RAM设计中也提到过：https://blog.csdn.net/Reborn_Lee/article/details/90646285 这里就不再叙述了，总之就是和时钟无关了。 下面... 上篇写了双端口RAM设计（同步读写）：https://blog.csdn.net/Reborn_Lee/article/details/90647784 关于异步读写和同步读写，在单端口RAM设计中也提到过：https://blog.csdn.net/Reborn_Lee/article/details/90646285 这里就不再叙述了，总之就是和时钟无关了。 下面...
- 系统总览 RapidIO标准分为三层：逻辑，传输和物理。 逻辑层定义整体协议和数据包格式。 这是端点启动和完成事务（transaction）所必需的信息。 传输层提供数据包从端点移动到端点所需的路由信息。 物理层描述了设备级接口细节，例如数据包传输机制，流控制，电气特性和低级错误管理。 这种划分提供了将新事务类型添加到逻辑规范的灵活性，而无需修改传输或物理层规范。 ... 系统总览 RapidIO标准分为三层：逻辑，传输和物理。 逻辑层定义整体协议和数据包格式。 这是端点启动和完成事务（transaction）所必需的信息。 传输层提供数据包从端点移动到端点所需的路由信息。 物理层描述了设备级接口细节，例如数据包传输机制，流控制，电气特性和低级错误管理。 这种划分提供了将新事务类型添加到逻辑规范的灵活性，而无需修改传输或物理层规范。 ...
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- 文章目录 前言有隐患的混写逻辑VHDL中应该禁止的写法在时序process中使用variable在组合process中使用variable鲁莽的process糅合 Verilog中应该禁止的写法在时序always中使用阻塞赋值在组合always中使用非阻塞赋值 前言 本文节选自《FPGA之道》，让我们和作者一起来看下编写FPGA时需要遵循的一些... 文章目录 前言有隐患的混写逻辑VHDL中应该禁止的写法在时序process中使用variable在组合process中使用variable鲁莽的process糅合 Verilog中应该禁止的写法在时序always中使用阻塞赋值在组合always中使用非阻塞赋值 前言 本文节选自《FPGA之道》，让我们和作者一起来看下编写FPGA时需要遵循的一些...
- 我们常常会看到IC/FPGA的笔试题中经常会让求最小时钟周期或者最高时钟频率问题，这些也不是没有道理的，它是时序分析的基础，周期约束的根据也是如此。 FPGA系统设计通常分为两种，一种是给定时钟频率，这时系统设计的目标是确保两个触发器之间的延迟不会超过1个时钟周期。我们需要控制逻辑门延迟，使得门延迟不会大于最大门延迟（它会出题让你算最大门延迟）。 另一类是时钟频率不固定，... 我们常常会看到IC/FPGA的笔试题中经常会让求最小时钟周期或者最高时钟频率问题，这些也不是没有道理的，它是时序分析的基础，周期约束的根据也是如此。 FPGA系统设计通常分为两种，一种是给定时钟频率，这时系统设计的目标是确保两个触发器之间的延迟不会超过1个时钟周期。我们需要控制逻辑门延迟，使得门延迟不会大于最大门延迟（它会出题让你算最大门延迟）。 另一类是时钟频率不固定，...
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