- 文章目录 前言复位的设计为什么FPGA设计中要有复位复位方式的分类同步复位异步复位 复位的设计方法同步信号同步复位同步信号异步复位异步信号同步复位异步信号异步复位 复位高扇出的解决方案寄存器的复制正确的利用全局时钟树减少不必要的复位扇出 全局复位与局部复位 前言 复位设计在FPGA以及IC设计中，是一个十分重要的话题，关于这个话题，之前也作为重点总结... 文章目录 前言复位的设计为什么FPGA设计中要有复位复位方式的分类同步复位异步复位 复位的设计方法同步信号同步复位同步信号异步复位异步信号同步复位异步信号异步复位 复位高扇出的解决方案寄存器的复制正确的利用全局时钟树减少不必要的复位扇出 全局复位与局部复位 前言 复位设计在FPGA以及IC设计中，是一个十分重要的话题，关于这个话题，之前也作为重点总结...
- 上篇博文讲到了：单端口同步读写RAM的设计，那里对RAM的读写采用的是同步的方式，也就是和时钟同步，读写都依赖于时钟。 这篇博文，我们的写依然是同步的，但是读是异步的，所谓的异步就是指不依赖于时钟，这点我们在后面的代码设计中可以清晰的看出。 截取出来： // Memory Read Block // Read Operation : When we =... 上篇博文讲到了：单端口同步读写RAM的设计，那里对RAM的读写采用的是同步的方式，也就是和时钟同步，读写都依赖于时钟。 这篇博文，我们的写依然是同步的，但是读是异步的，所谓的异步就是指不依赖于时钟，这点我们在后面的代码设计中可以清晰的看出。 截取出来： // Memory Read Block // Read Operation : When we =...
- 做硬件的同学都知道，在电路板到来的初期，我们需要各种各样的测试，这个FPGA为什么不能工作啦，DSP为什么链接不上丫之类的，需要我们根据电路图的版图来测试这些芯片的供电情况，以及电路的各个部分的电压等等。 如果你认为，我要成为一个FPGA开发工程师，只是写写逻辑之类的，貌似过于狭隘。 但是在查看版图的时候，我们用到了Cadence软件，在一次都没有接触过的同学，上手就打开... 做硬件的同学都知道，在电路板到来的初期，我们需要各种各样的测试，这个FPGA为什么不能工作啦，DSP为什么链接不上丫之类的，需要我们根据电路图的版图来测试这些芯片的供电情况，以及电路的各个部分的电压等等。 如果你认为，我要成为一个FPGA开发工程师，只是写写逻辑之类的，貌似过于狭隘。 但是在查看版图的时候，我们用到了Cadence软件，在一次都没有接触过的同学，上手就打开...
- 文章目录 前言提高设计的移植性保持良好的代码风格按照硬件依赖性区分代码少使用专有IP核 提高设计的保密性动态配置参数法采用具有保密性的技术 前言 本文节选自《FPGA之道》。 提高设计的移植性 移植是一个和重用有些类似的问题，不过还是有些区别。移植主要指的是系统级的拷贝、修改，而重用则主要指的是部分拷贝、修改。FPGA设计经常会涉及到移植的问... 文章目录 前言提高设计的移植性保持良好的代码风格按照硬件依赖性区分代码少使用专有IP核 提高设计的保密性动态配置参数法采用具有保密性的技术 前言 本文节选自《FPGA之道》。 提高设计的移植性 移植是一个和重用有些类似的问题，不过还是有些区别。移植主要指的是系统级的拷贝、修改，而重用则主要指的是部分拷贝、修改。FPGA设计经常会涉及到移植的问...
- 博文目录 写在前面正文标量与变量位选择常见错误 参考资料交个朋友 写在前面 上一篇博文就说到了Verilog的数据类型，其中就常用的就是reg类型以及wire类型，这两种类型可以定义一位的变量也可以定义多位的变量，其中一位称之为标量，多位称之为向量，类似于数组。本篇博客主要讲述对多位变量的一些操作。 例如： Verilog 2001修订版新增的b... 博文目录 写在前面正文标量与变量位选择常见错误 参考资料交个朋友 写在前面 上一篇博文就说到了Verilog的数据类型，其中就常用的就是reg类型以及wire类型，这两种类型可以定义一位的变量也可以定义多位的变量，其中一位称之为标量，多位称之为向量，类似于数组。本篇博客主要讲述对多位变量的一些操作。 例如： Verilog 2001修订版新增的b...
- 文章目录 前言简介模拟特性数字特性 前言 集成电路的门电路基本都是由MOS管实现的，相比于晶体管，MOS管应用更加广泛，MOS管在模拟电路以及数字电路中应用的区域也不同，下面一一介绍。 注：本文摘自于《FPGA之道》 简介 与三极管类似，MOS管也具有三个电极，虽然名称不同，但是使用方式类似，按照对应关系，分别为 源极（符号S，功能类似三极管发射... 文章目录 前言简介模拟特性数字特性 前言 集成电路的门电路基本都是由MOS管实现的，相比于晶体管，MOS管应用更加广泛，MOS管在模拟电路以及数字电路中应用的区域也不同，下面一一介绍。 注：本文摘自于《FPGA之道》 简介 与三极管类似，MOS管也具有三个电极，虽然名称不同，但是使用方式类似，按照对应关系，分别为 源极（符号S，功能类似三极管发射...
- 文章目录 IC/FPGA技术交流2019IC/FPGA技术交流2020 IC/FPGA技术交流2019 大概是在2019年秋招的时候，苦于无人交流，信息闭塞，于是在博客上写了一篇博客，呼吁同行加入，如今这个微信群已经满了： IC/FPGA技术交流2019 效果还不错，认识了很多前辈，以及和我一级的同行，来自五湖四海，各大高校，可谓是人才济济，着实让我大开... 文章目录 IC/FPGA技术交流2019IC/FPGA技术交流2020 IC/FPGA技术交流2019 大概是在2019年秋招的时候，苦于无人交流，信息闭塞，于是在博客上写了一篇博客，呼吁同行加入，如今这个微信群已经满了： IC/FPGA技术交流2019 效果还不错，认识了很多前辈，以及和我一级的同行，来自五湖四海，各大高校，可谓是人才济济，着实让我大开...
- 何谓静态时序分析（Static Timing Analysis，简称STA) 它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。 下面举一个最简单的例子来说明时序分析的基本概念。假设信号需要从输入到输出在FPGA内部经过一些逻辑延时和路径延时。我... 何谓静态时序分析（Static Timing Analysis，简称STA) 它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。 下面举一个最简单的例子来说明时序分析的基本概念。假设信号需要从输入到输出在FPGA内部经过一些逻辑延时和路径延时。我...
- 文章目录 前言时空变换之空间换时间缓存提速使用模块复制同频模块复制缓存降频复制缓存降频使用 逻辑拆分流水线流水线的由来如何在组合逻辑中使用流水线如何在时序逻辑中使用流水线顺序系统中如何正确添加流水线反馈系统中如何正确添加流水线 使能链 前言 上篇博客讲的是以时间换空间，前提是时间比较充足，但是为了节省空间，可以做的一些设计。 这里回忆一下，最简单的方... 文章目录 前言时空变换之空间换时间缓存提速使用模块复制同频模块复制缓存降频复制缓存降频使用 逻辑拆分流水线流水线的由来如何在组合逻辑中使用流水线如何在时序逻辑中使用流水线顺序系统中如何正确添加流水线反馈系统中如何正确添加流水线 使能链 前言 上篇博客讲的是以时间换空间，前提是时间比较充足，但是为了节省空间，可以做的一些设计。 这里回忆一下，最简单的方...
- 文章目录 前言代码风格具体的代码风格我的总结 前言 这个2020年是多灾多难的一年，作为被困在家无所事事的普通老百姓我来说，憋得实在难受，想想在学校的过去时间是如此之珍贵，此刻如此虚度，甚是愧疚，于是觉得不能在闲着了，重操旧业，检查论文的同时记录博客。 记录博客，话题是一个关键，对于我来说，肯定是与HDL相关的东西；其次是对自己有用，这是初衷，... 文章目录 前言代码风格具体的代码风格我的总结 前言 这个2020年是多灾多难的一年，作为被困在家无所事事的普通老百姓我来说，憋得实在难受，想想在学校的过去时间是如此之珍贵，此刻如此虚度，甚是愧疚，于是觉得不能在闲着了，重操旧业，检查论文的同时记录博客。 记录博客，话题是一个关键，对于我来说，肯定是与HDL相关的东西；其次是对自己有用，这是初衷，...
- 文章目录 背景例子工程预览例子程序用户模块逻辑分析收（CHECK）发（GEN） 例子程序仿真文件分析写在最后工程分享参考资料交个朋友 背景 熬夜写完了上两篇博客： Aurora IP core 的理论学习记录 Aurora IP core 的定制详情记录 到这一篇应该就是分析例子程序了，最重要地还是通过仿真来认识Aurora通信。 Aurora IP... 文章目录 背景例子工程预览例子程序用户模块逻辑分析收（CHECK）发（GEN） 例子程序仿真文件分析写在最后工程分享参考资料交个朋友 背景 熬夜写完了上两篇博客： Aurora IP core 的理论学习记录 Aurora IP core 的定制详情记录 到这一篇应该就是分析例子程序了，最重要地还是通过仿真来认识Aurora通信。 Aurora IP...
- 文章目录 前言外部接口相关时序分析功能仿真对接口分析的帮助纯输入接口纯时钟输入接口纯同步输入接口纯异步输入接口同步输入异步采集 纯输出接口纯时钟输出接口纯同步输出接口纯异步输出接口异步生成同步输出 可完全拆解复合接口不可完全拆解复合接口纯组合逻辑接口输入、输出直接共用时钟接口输入为主的直接共用时钟接口输出为主的直接共用时钟接口 输入、输出间接共用时钟接口 ... 文章目录 前言外部接口相关时序分析功能仿真对接口分析的帮助纯输入接口纯时钟输入接口纯同步输入接口纯异步输入接口同步输入异步采集 纯输出接口纯时钟输出接口纯同步输出接口纯异步输出接口异步生成同步输出 可完全拆解复合接口不可完全拆解复合接口纯组合逻辑接口输入、输出直接共用时钟接口输入为主的直接共用时钟接口输出为主的直接共用时钟接口 输入、输出间接共用时钟接口 ...
- 前言 IP核是FPGA开发者的老朋友了，可以这么说，只要是做FPGA开发的，都会利用FPGA的IP核进行开发设计，这不像IC设计，什么都要自己设计，使用IP可以加快产生开发进程。 下面摘自《FPGA之道》对IP核的描述，来理解IP核相关的简单内容。 IP核概述 随着FPGA的集成度越来越高，规模越来越大，设计越来越复杂，IC行业的竞争也越来越激烈，产品的交付周期越... 前言 IP核是FPGA开发者的老朋友了，可以这么说，只要是做FPGA开发的，都会利用FPGA的IP核进行开发设计，这不像IC设计，什么都要自己设计，使用IP可以加快产生开发进程。 下面摘自《FPGA之道》对IP核的描述，来理解IP核相关的简单内容。 IP核概述 随着FPGA的集成度越来越高，规模越来越大，设计越来越复杂，IC行业的竞争也越来越激烈，产品的交付周期越...
- 上篇博文写了一些有关CMOS门电路的基础内容，相信认真看完，一定能画出各种CMOS门电路：CMOS门电路，这些是最常考的基础内容。 下面简单介绍一下其他概念题目： 1、 解释一下Vih，Vil，Vol，Voh，Vt。 这些是有关逻辑电平的一些概念： 输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电... 上篇博文写了一些有关CMOS门电路的基础内容，相信认真看完，一定能画出各种CMOS门电路：CMOS门电路，这些是最常考的基础内容。 下面简单介绍一下其他概念题目： 1、 解释一下Vih，Vil，Vol，Voh，Vt。 这些是有关逻辑电平的一些概念： 输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电...
- 文章目录 前言Verilog数据类型Verilog四值逻辑系统寄存器数据类型regintegerreal 线网数据类型wiretrisupply1/supply0wand/triandwor/triortri1/tri0/ trireg 参数数据类型parameterlocalparamspecparam 如何定义数组常量表示方法二进制表示法八进制表示法十六进制... 文章目录 前言Verilog数据类型Verilog四值逻辑系统寄存器数据类型regintegerreal 线网数据类型wiretrisupply1/supply0wand/triandwor/triortri1/tri0/ trireg 参数数据类型parameterlocalparamspecparam 如何定义数组常量表示方法二进制表示法八进制表示法十六进制...
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华为开发者空间玩转DeepSeek2025/03/13 周四 19:00-20:30
马欣 山东商业职业技术学院云计算专业讲师，山东大学、山东建筑大学等多所本科学校学生校外指导老师
同学们，想知道如何利用华为开发者空间部署自己的DeepSeek模型吗？想了解如何用DeepSeek在云主机上探索好玩的应用吗？想探讨如何利用DeepSeek在自己的专有云主机上辅助编程吗？让我们来一场云和AI的盛宴。
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华为云Metastudio×DeepSeek与RAG检索优化分享2025/03/14 周五 16:00-17:30
大海 华为云学堂技术讲师 Cocl 华为云学堂技术讲师
本次直播将带来DeepSeek数字人解决方案，以及如何使用Embedding与Rerank实现检索优化实践，为开发者与企业提供参考，助力场景落地。
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