- 目录 背景 正文 测试 放置在Module前 放置在变量声明前 附加测试 放置在某个变量声明前 放置在Module前 相关链接 背景 在做一些FPGA算法的时候，我们不可避免的使用到大量的算术运算，例如复数乘法器，乘法器，加法器，减法器，还有乘加，乘减，乘累加等等。 我们都知道FPGA底层有专用的DSP48E资源，也有大量的逻辑资源，放着专用资源DS... 目录 背景 正文 测试 放置在Module前 放置在变量声明前 附加测试 放置在某个变量声明前 放置在Module前 相关链接 背景 在做一些FPGA算法的时候，我们不可避免的使用到大量的算术运算，例如复数乘法器，乘法器，加法器，减法器，还有乘加，乘减，乘累加等等。 我们都知道FPGA底层有专用的DSP48E资源，也有大量的逻辑资源，放着专用资源DS...
- 目录 为什么要创建多个runs？ 如果创建多个runs？ runs的类型 相关的TCL命令 为什么要创建多个runs？ 你有没有遇到过这种情况，我建立的一个Vivado项目，需要在不同的板子上使用，如果仅仅使用一个runs的话， 那么我必须创建两个Vivado项目，分别选择不同的fpga芯片，或者来回切换fpga芯片类型？ 这都不是好的选择，我... 目录 为什么要创建多个runs？ 如果创建多个runs？ runs的类型 相关的TCL命令 为什么要创建多个runs？ 你有没有遇到过这种情况，我建立的一个Vivado项目，需要在不同的板子上使用，如果仅仅使用一个runs的话， 那么我必须创建两个Vivado项目，分别选择不同的fpga芯片，或者来回切换fpga芯片类型？ 这都不是好的选择，我...
- 目录 2019年8月 2019年9月22 2019年11月22 最后附上本群的公告变迁 2019年8月 一年一度的校招又来了一段时间了，突然发现，一个人的力量是有限的，面对很多笔试，面试中的很多问题，也许会感到很无助，于是决定建立一个群，专门用来分享，讨论笔试面试题目。 现诚邀路过的同行加入，共同奋斗，互帮互助。 2019年9月22 从突发灵感，邀请同行... 目录 2019年8月 2019年9月22 2019年11月22 最后附上本群的公告变迁 2019年8月 一年一度的校招又来了一段时间了，突然发现，一个人的力量是有限的，面对很多笔试，面试中的很多问题，也许会感到很无助，于是决定建立一个群，专门用来分享，讨论笔试面试题目。 现诚邀路过的同行加入，共同奋斗，互帮互助。 2019年9月22 从突发灵感，邀请同行...
- 上篇博文：状态机，FPGA的灵魂，说到了状态机的基础知识，讲到了状态机的组成六要素，工作四要素。 这篇博文来讲状态机的模型之Moore状态机，从标题也能看出，状态机的知识并没有结束，后面还会提到Mealy型状态机。 Moore型状态机 根据状态机的输出与其现态、输入之间的关系，可将FPGA中的状态机抽象为三种基本模型——Moore、Mealy和Mix，即摩尔型，米利型和... 上篇博文：状态机，FPGA的灵魂，说到了状态机的基础知识，讲到了状态机的组成六要素，工作四要素。 这篇博文来讲状态机的模型之Moore状态机，从标题也能看出，状态机的知识并没有结束，后面还会提到Mealy型状态机。 Moore型状态机 根据状态机的输出与其现态、输入之间的关系，可将FPGA中的状态机抽象为三种基本模型——Moore、Mealy和Mix，即摩尔型，米利型和...
- 目录 1 SRIO事务及其类型 2 常用的I/O逻辑操作事务 3 HELLO包格式（重点） 4 SRIO数据包包格式 5 控制符号数据包格式 1 SRIO事务及其类型 SRIO（Serial Rapid IO）事务（transaction）类型有SRIO包（packet）中的Ftype和Ttype决定，其中比较重要的是Nread（Ftype = 2，Ttype... 目录 1 SRIO事务及其类型 2 常用的I/O逻辑操作事务 3 HELLO包格式（重点） 4 SRIO数据包包格式 5 控制符号数据包格式 1 SRIO事务及其类型 SRIO（Serial Rapid IO）事务（transaction）类型有SRIO包（packet）中的Ftype和Ttype决定，其中比较重要的是Nread（Ftype = 2，Ttype...
- 如下，经典的时序分析模型： 不同的路径使用不同的约束： 上游芯片到FPGA内部第一级触发器的路径使用set_input_delay来约束； FGPA内部的触发器之间使用create_clock来约束； FPGA末级触发器到下游芯片的时序元件之间用set_output_delay来约束； 最后一个路径是纯粹的组合逻辑用set_m... 如下，经典的时序分析模型： 不同的路径使用不同的约束： 上游芯片到FPGA内部第一级触发器的路径使用set_input_delay来约束； FGPA内部的触发器之间使用create_clock来约束； FPGA末级触发器到下游芯片的时序元件之间用set_output_delay来约束； 最后一个路径是纯粹的组合逻辑用set_m...
- 不说具体应用，仅仅说说如果自己的FPGA开发板是高电平复位有效，而自己又需要使用低电平有效的复位操作怎么办呢？ FPGA的高电平复位实例： FPGA低电平复位实例： 一定要对自己所用的FPGA复位是高电平还是低电平弄清楚，否则会出现问题，而自己又胡乱找原因，最后还怀疑自己。 一般来说，对于高电平复位的fpga，我们在编写Verilog代码时，如果要复位，就是这... 不说具体应用，仅仅说说如果自己的FPGA开发板是高电平复位有效，而自己又需要使用低电平有效的复位操作怎么办呢？ FPGA的高电平复位实例： FPGA低电平复位实例： 一定要对自己所用的FPGA复位是高电平还是低电平弄清楚，否则会出现问题，而自己又胡乱找原因，最后还怀疑自己。 一般来说，对于高电平复位的fpga，我们在编写Verilog代码时，如果要复位，就是这...
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- 时序问题一直是一个难以理解的难点，这里通过一个简单的实际案例来学习下时序分析，以及解决的方案。 本博文使用Vivado来进行测试分析。 下面给出测试代码： `timescale 1ns / 1ps//// Company: // Engineer: // // Create Date: 2019/03/19 09:58:03// Design Name: // Modu... 时序问题一直是一个难以理解的难点，这里通过一个简单的实际案例来学习下时序分析，以及解决的方案。 本博文使用Vivado来进行测试分析。 下面给出测试代码： `timescale 1ns / 1ps//// Company: // Engineer: // // Create Date: 2019/03/19 09:58:03// Design Name: // Modu...
- 上篇博文：组合逻辑中的竞争与险象问题（三）讲解了险象的定义，即竞争引起的非预期输出，同时给出了分析，对什么样的竞争会引起险象。 这篇博文继续讲解险象问题，重要突出险象的分类。 上篇博文最后提出了化简后具有多个半开关的电路，可能会导致险象的阻塞，缩小，传递或方法作用。这篇博文接着这个问题讨论： （1）一般说来，如果若干个与半开关被一个或半开关级联，或者若干个或半开关被一个... 上篇博文：组合逻辑中的竞争与险象问题（三）讲解了险象的定义，即竞争引起的非预期输出，同时给出了分析，对什么样的竞争会引起险象。 这篇博文继续讲解险象问题，重要突出险象的分类。 上篇博文最后提出了化简后具有多个半开关的电路，可能会导致险象的阻塞，缩小，传递或方法作用。这篇博文接着这个问题讨论： （1）一般说来，如果若干个与半开关被一个或半开关级联，或者若干个或半开关被一个...
- 文章目录 FPGA中的时钟网络资源全局时钟网络资源区域时钟网络资源IO时钟网路资源 FPGA中的时钟网络资源 时钟信号是时序逻辑的灵魂，也是整个FPGA设计的核心。在某些情况下，它几乎要作用于整个FPGA芯片上的所有寄存器和相关存储单元，而FPGA内部布线资源的时间不可确定性，会使得时钟信号到达各个寄存器的延迟时间有很大出入，因此极易造成时序问... 文章目录 FPGA中的时钟网络资源全局时钟网络资源区域时钟网络资源IO时钟网路资源 FPGA中的时钟网络资源 时钟信号是时序逻辑的灵魂，也是整个FPGA设计的核心。在某些情况下，它几乎要作用于整个FPGA芯片上的所有寄存器和相关存储单元，而FPGA内部布线资源的时间不可确定性，会使得时钟信号到达各个寄存器的延迟时间有很大出入，因此极易造成时序问...
- 1、逻辑复制是一种通过增加面积来改善时序条件的优化手段，它最主要的应用时调整信号的扇出。如果某个信号需要驱动的后级逻辑信号较多，也就是其扇出非常大，那么为了增加这个信号的驱动能力，就必须插入很多级的Buffer，这样就在一定程度上增加了这个信号的路径延迟。 这种情况下就可以复制生成这个信号的逻辑，用多路同频同相的信号驱动后续电路，使平均到每路的扇出变低，这样不需要插入Buf... 1、逻辑复制是一种通过增加面积来改善时序条件的优化手段，它最主要的应用时调整信号的扇出。如果某个信号需要驱动的后级逻辑信号较多，也就是其扇出非常大，那么为了增加这个信号的驱动能力，就必须插入很多级的Buffer，这样就在一定程度上增加了这个信号的路径延迟。 这种情况下就可以复制生成这个信号的逻辑，用多路同频同相的信号驱动后续电路，使平均到每路的扇出变低，这样不需要插入Buf...
- 目录 CMOS介绍 CMOS非门 CMOS与非门 CMOS或非门 CMOS或门 CMOS与门 CMOS与或式 CMOS或与非 CMOS介绍 MOS管分为NMOS和CMOS，二者成对出现在电路中，且二者在工作中互补，构成CMOS管； MOS管有增强型和耗尽型，数字电路中，多采用增强型MOS管。 如何识别MOS管的三个极，例如G（栅极），D（漏极），S（... 目录 CMOS介绍 CMOS非门 CMOS与非门 CMOS或非门 CMOS或门 CMOS与门 CMOS与或式 CMOS或与非 CMOS介绍 MOS管分为NMOS和CMOS，二者成对出现在电路中，且二者在工作中互补，构成CMOS管； MOS管有增强型和耗尽型，数字电路中，多采用增强型MOS管。 如何识别MOS管的三个极，例如G（栅极），D（漏极），S（...
- 文章目录 前言命名规则命名要有意义简单意义命名复杂意义命名一、下划线分隔法。二、非首单词首字母大写分隔法。 多重相似命名电平敏感命名方向敏感命名命名格式要统一命名格式要区分 前言 VHDL以及Verilog的命令都遵循一定的规则，例如VHDL不允许下划线“-”开头，而Verilog允许。不过，今天不是讨论这个问题的，今天需要讨论的都是VHDL以及Ve... 文章目录 前言命名规则命名要有意义简单意义命名复杂意义命名一、下划线分隔法。二、非首单词首字母大写分隔法。 多重相似命名电平敏感命名方向敏感命名命名格式要统一命名格式要区分 前言 VHDL以及Verilog的命令都遵循一定的规则，例如VHDL不允许下划线“-”开头，而Verilog允许。不过，今天不是讨论这个问题的，今天需要讨论的都是VHDL以及Ve...
- 之前的博文都是讲单端口RAM的，它们仅有一套控制输入，例如cs，we，oe，还有数据总线以及地址。 【FPGA】单端口RAM的设计（同步读、同步写） 附上太多链接，我也累，自己找吧。 双端口RAM，顾名思义，有两套地址，数据总线，以及cs等。 从输入输出也可以看出来： input clk , // Clock Inpu... 之前的博文都是讲单端口RAM的，它们仅有一套控制输入，例如cs，we，oe，还有数据总线以及地址。 【FPGA】单端口RAM的设计（同步读、同步写） 附上太多链接，我也累，自己找吧。 双端口RAM，顾名思义，有两套地址，数据总线，以及cs等。 从输入输出也可以看出来： input clk , // Clock Inpu...
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