- 实验的功能很简单，就是让4个数码管每隔1s递增显示，使用动态扫描的方式来实现。 从这个功能的描述可以看出，我们首先要写一个计数器模块，来让计数值每隔1s增加1，暂时实现的是16进制的东西，从0到f，之后10到1f等等。 我们的实验平台的系统时钟是25MHz，不是25MHz的实验平台，可以通过PLL来分频或倍频得到25MHz的时钟。 其次，写一个模块来控制... 实验的功能很简单，就是让4个数码管每隔1s递增显示，使用动态扫描的方式来实现。 从这个功能的描述可以看出，我们首先要写一个计数器模块，来让计数值每隔1s增加1，暂时实现的是16进制的东西，从0到f，之后10到1f等等。 我们的实验平台的系统时钟是25MHz，不是25MHz的实验平台，可以通过PLL来分频或倍频得到25MHz的时钟。 其次，写一个模块来控制...
- 原文地址：http://www.elecfans.com/emb/fpga/20140124334884_2.html IPROG指令的作用是对FPGA芯片进行复位操作，该复位操作对FPGA内部的应用程序进行复位，复位过程中除专用配置管脚和JTAG管脚，其他输入/输出管脚均为高阻态。完成复位操作后，将默认的加载地址用热启动地址寄存器（Warm Boot Start Addr... 原文地址：http://www.elecfans.com/emb/fpga/20140124334884_2.html IPROG指令的作用是对FPGA芯片进行复位操作，该复位操作对FPGA内部的应用程序进行复位，复位过程中除专用配置管脚和JTAG管脚，其他输入/输出管脚均为高阻态。完成复位操作后，将默认的加载地址用热启动地址寄存器（Warm Boot Start Addr...
- 目录 门控时钟定义？ 到底要不要使用门控时钟？ 门控时钟降低功耗的原理？ 门控时钟设计原理？ 参考文献： 门控时钟定义？ 门控时钟，指的是由组合逻辑产生的时钟，其中，组合逻辑的输入可以全部是数据信号，也可以包含原始时钟信号。由于组合逻辑中的基本单元是与或非等门电路，而与门和非门又具有“开关性”，故该类时钟又称为门控时钟。 通常情况下，不建议使... 目录 门控时钟定义？ 到底要不要使用门控时钟？ 门控时钟降低功耗的原理？ 门控时钟设计原理？ 参考文献： 门控时钟定义？ 门控时钟，指的是由组合逻辑产生的时钟，其中，组合逻辑的输入可以全部是数据信号，也可以包含原始时钟信号。由于组合逻辑中的基本单元是与或非等门电路，而与门和非门又具有“开关性”，故该类时钟又称为门控时钟。 通常情况下，不建议使...
- 又复习了一遍博客：【FPGA】FPGA中的缓冲与驱动那些事 感觉还是有必要根据自己的理解来写一篇有管buffer的博客的。 例如FPGA的时钟有外部晶振提供，我内部处理需要多个频率的时钟，这时候也许需要使用多个分频器（PLL，或MMCM等），外部晶振进来的时钟不能驱动多个PLL（两个都不能），我们需要使用IBUFG或IBUFGDS原语，外部时钟是单端的就用IBUFG，如果... 又复习了一遍博客：【FPGA】FPGA中的缓冲与驱动那些事 感觉还是有必要根据自己的理解来写一篇有管buffer的博客的。 例如FPGA的时钟有外部晶振提供，我内部处理需要多个频率的时钟，这时候也许需要使用多个分频器（PLL，或MMCM等），外部晶振进来的时钟不能驱动多个PLL（两个都不能），我们需要使用IBUFG或IBUFGDS原语，外部时钟是单端的就用IBUFG，如果...
- 上篇博文讲了：Moore型状态机，这篇博文和上篇博文思路一致，如果读懂了上篇博文，这篇博文就很容易理解了。 如果一个状态机的输出是由现态和输入共同决定的，那么它就是一个Mealy型的状态机。而按照驱动输出的数字电路特性，又将Mealy型状态机细分为Mealy 1型、Mealy 2型、Mealy 3型，详细介绍如下： （1）Mealy 1型 Mealy 1型状态机的原理框... 上篇博文讲了：Moore型状态机，这篇博文和上篇博文思路一致，如果读懂了上篇博文，这篇博文就很容易理解了。 如果一个状态机的输出是由现态和输入共同决定的，那么它就是一个Mealy型的状态机。而按照驱动输出的数字电路特性，又将Mealy型状态机细分为Mealy 1型、Mealy 2型、Mealy 3型，详细介绍如下： （1）Mealy 1型 Mealy 1型状态机的原理框...
- 上篇博文是设置输入延迟：设置输入延迟，这篇博文基本和上篇博文一致，下面一起看看： 在XDC中，参考点为下游芯片的捕获沿，相比于ISE的UCF，参考点是发送沿。二者之间的关系如上图所示。 由于是下游芯片的捕获沿为参考点，所以建立时间为正，保持时间为负。 下面分析静态时序路径： ... 上篇博文是设置输入延迟：设置输入延迟，这篇博文基本和上篇博文一致，下面一起看看： 在XDC中，参考点为下游芯片的捕获沿，相比于ISE的UCF，参考点是发送沿。二者之间的关系如上图所示。 由于是下游芯片的捕获沿为参考点，所以建立时间为正，保持时间为负。 下面分析静态时序路径： ...
- 目录 方法一 方法二 波特率参数化产生方法 上篇博文介绍了：RS232接口是如何工作的？ 讲到了该接口的传输速率，也就是波特率可以为： 1200 bauds.9600 bauds.38400 bauds.115200 bauds (usually the fastest you can go). 在这里，我们希望以最大速度使用串行链路，即115200波特（较慢的... 目录 方法一 方法二 波特率参数化产生方法 上篇博文介绍了：RS232接口是如何工作的？ 讲到了该接口的传输速率，也就是波特率可以为： 1200 bauds.9600 bauds.38400 bauds.115200 bauds (usually the fastest you can go). 在这里，我们希望以最大速度使用串行链路，即115200波特（较慢的...
- 上篇博文：组合逻辑中的竞争与险象问题（二）讲了半开关的相关知识，更确切的说是竞争的根源问题。这篇博文将险象问题。 险象的定义 有竞争引起的非预期行为就叫做险象。 可见，竞争是险象的前提。但是竞争就一前提的存在，并不一定会引起险象，什么样的竞争会引起险象呢？ 下面对此进行分析： 半开关是竞争产生的根源因此要找到竞争与险象的关系，只需要仔细分析一下与门半开关和或门半开关... 上篇博文：组合逻辑中的竞争与险象问题（二）讲了半开关的相关知识，更确切的说是竞争的根源问题。这篇博文将险象问题。 险象的定义 有竞争引起的非预期行为就叫做险象。 可见，竞争是险象的前提。但是竞争就一前提的存在，并不一定会引起险象，什么样的竞争会引起险象呢？ 下面对此进行分析： 半开关是竞争产生的根源因此要找到竞争与险象的关系，只需要仔细分析一下与门半开关和或门半开关...
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- IC/FPGA逻辑设计笔试题中最常见的体型莫过于FIFO最小深度的计算了，以前看到过计算FIFO最小深度，需要代入公式，直到看到这篇文档，才觉得使用逻辑分析的方法来看更能让人理解的更为深刻。 文档把计算FIFO的最小深度的情况几乎列全了，所以几乎可以说看完这篇几乎就掌握了所有计算FIFO深度的问题了。（感谢作者） 计算FIFO深度最小深度的总的思路大概是： 算出写... IC/FPGA逻辑设计笔试题中最常见的体型莫过于FIFO最小深度的计算了，以前看到过计算FIFO最小深度，需要代入公式，直到看到这篇文档，才觉得使用逻辑分析的方法来看更能让人理解的更为深刻。 文档把计算FIFO的最小深度的情况几乎列全了，所以几乎可以说看完这篇几乎就掌握了所有计算FIFO深度的问题了。（感谢作者） 计算FIFO深度最小深度的总的思路大概是： 算出写...
- 1、数制转换 R进制数转换为十进制数：按权展开，相加 十进制数转化为R进制数：整数部分，除R取余法，除到商为0为止。小数部分，乘R取整法，乘到积为0为止。 二进制数转化八进制数：三位一组，整数部分左边补0，小数部分右边补0。反之亦然。 二进制数转化十六进制数：四位一组，整数部分左边补0，小数部分右边补0。反之亦然。 2、什么是竞争和冒险？如何消除？ 之前写过类似... 1、数制转换 R进制数转换为十进制数：按权展开，相加 十进制数转化为R进制数：整数部分，除R取余法，除到商为0为止。小数部分，乘R取整法，乘到积为0为止。 二进制数转化八进制数：三位一组，整数部分左边补0，小数部分右边补0。反之亦然。 二进制数转化十六进制数：四位一组，整数部分左边补0，小数部分右边补0。反之亦然。 2、什么是竞争和冒险？如何消除？ 之前写过类似...
- 尽管FPGA的配置模式各不相同，但整个配置过程中FPGA的工作流程是一致的，分为三个部分：设置、加载、启动。 本文引用地址: http://www.21ic.com/embed/hardware/processor/201808/69530.html 复位结束配置开始 有多种方式使FPGA的配置进入这一过程。在上电时，电压达到FPGA要求之前，FPGA的上电复... 尽管FPGA的配置模式各不相同，但整个配置过程中FPGA的工作流程是一致的，分为三个部分：设置、加载、启动。 本文引用地址: http://www.21ic.com/embed/hardware/processor/201808/69530.html 复位结束配置开始 有多种方式使FPGA的配置进入这一过程。在上电时，电压达到FPGA要求之前，FPGA的上电复...
- 不是没有方法，但方法也不多，最典型的就是使用格雷码。 消除不稳定态的原理 通过上篇博文：https://blog.csdn.net/Reborn_Lee/article/details/84439777 通过对多触发器寄存器的分析，我们知道了产生不稳定态的原因，那就是组成寄存器的各个触发器输出变化时刻的客观不一致性。（我们希望各个触发器输出变化时刻一致）。因此，要想消除... 不是没有方法，但方法也不多，最典型的就是使用格雷码。 消除不稳定态的原理 通过上篇博文：https://blog.csdn.net/Reborn_Lee/article/details/84439777 通过对多触发器寄存器的分析，我们知道了产生不稳定态的原因，那就是组成寄存器的各个触发器输出变化时刻的客观不一致性。（我们希望各个触发器输出变化时刻一致）。因此，要想消除...
- 目录 整体架构介绍 旋转因子介绍 代码文件结构 重点难点易错点 整体架构介绍 16点并行FFT分为4级蝶形运算，每一级蝶形运算有一个基本的蝶形单元： 如下是16点DIT FFT的数据流图： 可见，第0级蝶形运算的输入的顺序是： x(0)、x(8)、x(4)、x(12)、x(2)、x(10)、x(6)、x(14)、x(1)、x(9)、x(5)、x(1... 目录 整体架构介绍 旋转因子介绍 代码文件结构 重点难点易错点 整体架构介绍 16点并行FFT分为4级蝶形运算，每一级蝶形运算有一个基本的蝶形单元： 如下是16点DIT FFT的数据流图： 可见，第0级蝶形运算的输入的顺序是： x(0)、x(8)、x(4)、x(12)、x(2)、x(10)、x(6)、x(14)、x(1)、x(9)、x(5)、x(1...
- 时钟偏斜的概念有很多人知道，也有很多人写成了博客，但是时钟偏斜的影响却很少有人提及，有幸偶看《高性能FPGA系统——时序设计与分析》，上面对时钟偏斜的分析可谓之全面了，记录下来备忘！ 时钟偏斜的概念？ 时钟偏斜是一个时钟信号沿着同一个时钟网络到达源寄存器与目的寄存器的时间差。如下图示意： 也就是说由于时钟网络布线存在传输延迟，因此时钟偏斜是同一个时钟网络上的同一个时... 时钟偏斜的概念有很多人知道，也有很多人写成了博客，但是时钟偏斜的影响却很少有人提及，有幸偶看《高性能FPGA系统——时序设计与分析》，上面对时钟偏斜的分析可谓之全面了，记录下来备忘！ 时钟偏斜的概念？ 时钟偏斜是一个时钟信号沿着同一个时钟网络到达源寄存器与目的寄存器的时间差。如下图示意： 也就是说由于时钟网络布线存在传输延迟，因此时钟偏斜是同一个时钟网络上的同一个时...
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