- 直接给出结论: 根据状态机的输出是否与输入条件相关来区分Moore状态机和Mealy状态机。 Moore状态机:输出仅仅与当前状态有关; 如下实例,如三段式写法来写的一个序列检测的状态机(【 FPGA 】序列检测器的Moore状态机实现),状态机最后的输出: always @* begin if(current_state == s4) dout = 1; e... 直接给出结论: 根据状态机的输出是否与输入条件相关来区分Moore状态机和Mealy状态机。 Moore状态机:输出仅仅与当前状态有关; 如下实例,如三段式写法来写的一个序列检测的状态机(【 FPGA 】序列检测器的Moore状态机实现),状态机最后的输出: always @* begin if(current_state == s4) dout = 1; e...
- 目录 BUFG IBUF IBUFDS BUFGMUX BUFH BUFIO BUFR BUFMRCE 内容参考自: Vivado Design Suite 7 Series FPGA and Zynq-7000 All Programmable SoC Libraries Guide UG953 (v2017.2) August 10, 2017 ... 目录 BUFG IBUF IBUFDS BUFGMUX BUFH BUFIO BUFR BUFMRCE 内容参考自: Vivado Design Suite 7 Series FPGA and Zynq-7000 All Programmable SoC Libraries Guide UG953 (v2017.2) August 10, 2017 ...
- 什么是伪路径? 伪路径就是存在,但是不起作用的路径,因此没有必要对它进行时序分析。 为什么要排除伪路径? 这样可以移除无效的时序路径; 跳过路径优化,因此可以节省时间和资源。 设置伪路径需要用到的Tcl命令语法? 如下图所示,比较常用的参数是-from -through - to等。 举例说明各参数的含义: &nbs... 什么是伪路径? 伪路径就是存在,但是不起作用的路径,因此没有必要对它进行时序分析。 为什么要排除伪路径? 这样可以移除无效的时序路径; 跳过路径优化,因此可以节省时间和资源。 设置伪路径需要用到的Tcl命令语法? 如下图所示,比较常用的参数是-from -through - to等。 举例说明各参数的含义: &nbs...
- 数码管的动态显示是对每个数码管采用分时复用的方式轮流点亮每个数码管,在同一时间只会点亮一个数码管。 分时复用的扫描显示利用了人眼的视觉暂留特性,如果公共端的控制信号刷新速度足够快,人眼就不会区分出LED的闪烁,认为4个数码管是同时点亮。 如下图: D1、D2、D3、D4就是公共控制端口,也就是片选端,控制哪一个数码管被选中。 而abcdefg是段选,用来控制数码管... 数码管的动态显示是对每个数码管采用分时复用的方式轮流点亮每个数码管,在同一时间只会点亮一个数码管。 分时复用的扫描显示利用了人眼的视觉暂留特性,如果公共端的控制信号刷新速度足够快,人眼就不会区分出LED的闪烁,认为4个数码管是同时点亮。 如下图: D1、D2、D3、D4就是公共控制端口,也就是片选端,控制哪一个数码管被选中。 而abcdefg是段选,用来控制数码管...
- Output Delay Constraints Instance 本节讲解一下output delay的实例。依旧是Ethernet PHY和FPGA的接口,框图如图1所示,其中TX接口,MII管理接口输出方向需要output delay约束。 图1 TX接口: TX接口由时钟TXCK和数据TXD[3:0]组成,都是从FPGA输出,即时钟和数据同源,因此TX接口为... Output Delay Constraints Instance 本节讲解一下output delay的实例。依旧是Ethernet PHY和FPGA的接口,框图如图1所示,其中TX接口,MII管理接口输出方向需要output delay约束。 图1 TX接口: TX接口由时钟TXCK和数据TXD[3:0]组成,都是从FPGA输出,即时钟和数据同源,因此TX接口为...
- 目录 背景介绍? 什么是亚稳态? 分析亚稳态的来源及如何解决? 参考文献? 背景介绍? 产生电路误操作的原因主要有:竞争与冒险(产生毛刺、非预期的值),建立时间和保持时间违规(亚稳态等)等。 关于竞争和险象(冒险)的博文已经写了很多: 组合逻辑中的竞争与险象问题(一) 组合逻辑中的竞争与险象问题(二) 组合逻辑中的竞争与险象问题(三) 组合逻辑中的竞争... 目录 背景介绍? 什么是亚稳态? 分析亚稳态的来源及如何解决? 参考文献? 背景介绍? 产生电路误操作的原因主要有:竞争与冒险(产生毛刺、非预期的值),建立时间和保持时间违规(亚稳态等)等。 关于竞争和险象(冒险)的博文已经写了很多: 组合逻辑中的竞争与险象问题(一) 组合逻辑中的竞争与险象问题(二) 组合逻辑中的竞争与险象问题(三) 组合逻辑中的竞争...
- 最近用Verilog HDL设计了一个小电路,一个3分频的电路,用的是我刚接触FPGA时,别人告诉我的思路,没想到今天才发现有大问题? 如下: module Freq_divide( input clk, input rst_n, output reg clk_divide ); wire clk_reverse; assign clk_reverse = ~clk;... 最近用Verilog HDL设计了一个小电路,一个3分频的电路,用的是我刚接触FPGA时,别人告诉我的思路,没想到今天才发现有大问题? 如下: module Freq_divide( input clk, input rst_n, output reg clk_divide ); wire clk_reverse; assign clk_reverse = ~clk;...
- 目录 时序路径: Clock Setup Check: Clock Hold Check: Timing Report in Vivado: 时序路径: 关于时序路径,曾也有几篇博文讲到:【 FPGA 】时序分析中的基本概念和术语 时序路径分为四种,下面这张图明明白白我的心。 图1中包含了主要的时序分析路径: 1.  ... 目录 时序路径: Clock Setup Check: Clock Hold Check: Timing Report in Vivado: 时序路径: 关于时序路径,曾也有几篇博文讲到:【 FPGA 】时序分析中的基本概念和术语 时序路径分为四种,下面这张图明明白白我的心。 图1中包含了主要的时序分析路径: 1.  ...
- 上篇博文讲了三态门:https://blog.csdn.net/Reborn_Lee/article/details/83753290 姊妹篇:【 FPGA 】总线实现形式之选择器 三态门的高阻特性,实际上就是为这里利用这个特性做准备的。 两种总线的实现方式类似,也就是二者的硬件描述都是分为三个部分: 1、选择器控制信号产生部分,采用抢占式优先级译码器(【 FPGA ... 上篇博文讲了三态门:https://blog.csdn.net/Reborn_Lee/article/details/83753290 姊妹篇:【 FPGA 】总线实现形式之选择器 三态门的高阻特性,实际上就是为这里利用这个特性做准备的。 两种总线的实现方式类似,也就是二者的硬件描述都是分为三个部分: 1、选择器控制信号产生部分,采用抢占式优先级译码器(【 FPGA ...
- 本博文内容是学习课程做的笔记,只记录了一些,由于没有基础,且讲的也不是太清楚,只吸收了一部分内容,记录下来备忘。 目录: Objects的基本概念? 首先讲解Vivado中objects的基本概念,然后是如何使用这5个Tcl命令。 cell可以是Verilog中的实例化后的模块,也可以是一些LUT、DSP48E等资源,它们有相应的pin,pin... 本博文内容是学习课程做的笔记,只记录了一些,由于没有基础,且讲的也不是太清楚,只吸收了一部分内容,记录下来备忘。 目录: Objects的基本概念? 首先讲解Vivado中objects的基本概念,然后是如何使用这5个Tcl命令。 cell可以是Verilog中的实例化后的模块,也可以是一些LUT、DSP48E等资源,它们有相应的pin,pin...
- 这个同步FIFO的设计方法是调用异步读写双端口RAM来实现的。 关于异步读写双端口RAM的设计,前面博文已经讲到过了:【FPGA】双端口RAM的设计(异步读写) 此时使用双端口RAM来设计FIFO,可以使用一套端口进行写操作,一套端口进行读操作的方式来实现,例如例化方式大概是这样的: ram_dp_ar_aw #(DATA_WIDTH,ADDR_WIDTH) DP... 这个同步FIFO的设计方法是调用异步读写双端口RAM来实现的。 关于异步读写双端口RAM的设计,前面博文已经讲到过了:【FPGA】双端口RAM的设计(异步读写) 此时使用双端口RAM来设计FIFO,可以使用一套端口进行写操作,一套端口进行读操作的方式来实现,例如例化方式大概是这样的: ram_dp_ar_aw #(DATA_WIDTH,ADDR_WIDTH) DP...
- 在FPGA的HR BANK上供电3.3V,先就其差分端口而言,LVDS电平以及LVDS25电平能否约束到这个BANK上呢? 解决这个问题前,先了解下 1、什么是HR Bank以及HP bank: Xilinx的7系列FPGA有两种IO Bank:HP(High Performace)和HR(High Range)。HP(high-performance)I/O bank... 在FPGA的HR BANK上供电3.3V,先就其差分端口而言,LVDS电平以及LVDS25电平能否约束到这个BANK上呢? 解决这个问题前,先了解下 1、什么是HR Bank以及HP bank: Xilinx的7系列FPGA有两种IO Bank:HP(High Performace)和HR(High Range)。HP(high-performance)I/O bank...
- SRIO这种高速串口复杂就复杂在它的协议上,三层协议:逻辑层,传输层以及物理层。 数据手册会说这三层协议是干什么的呢?也就是分工(【FPGA】SRIO IP核系统总览以及端口介绍(一)(User Interfaces 之 I/O Port)): 逻辑层定义整体协议和数据包格式。 这是端点启动和完成事务(transaction)所必需的信息。 传输层提供数据包从端点移动到... SRIO这种高速串口复杂就复杂在它的协议上,三层协议:逻辑层,传输层以及物理层。 数据手册会说这三层协议是干什么的呢?也就是分工(【FPGA】SRIO IP核系统总览以及端口介绍(一)(User Interfaces 之 I/O Port)): 逻辑层定义整体协议和数据包格式。 这是端点启动和完成事务(transaction)所必需的信息。 传输层提供数据包从端点移动到...
- 在自己总结FPGA配置模式之前,看到一篇关于Altera的FPGA芯片的配置方式的文章,写的不错,拿来学习下。 FPGA有多种配置模式:并行主模式为一片FPGA加一片EPROM的方式;主从模式可以支持一片PROM编程多片FPGA;串行模式可以采用串行PROM编程FPGA;外设模式可以将FPGA作为微处理器的外设,由微处理器对其编程。 如何实现快速的时序收敛、降低功耗... 在自己总结FPGA配置模式之前,看到一篇关于Altera的FPGA芯片的配置方式的文章,写的不错,拿来学习下。 FPGA有多种配置模式:并行主模式为一片FPGA加一片EPROM的方式;主从模式可以支持一片PROM编程多片FPGA;串行模式可以采用串行PROM编程FPGA;外设模式可以将FPGA作为微处理器的外设,由微处理器对其编程。 如何实现快速的时序收敛、降低功耗...
- 设计一个序列检测器,检测序列1101,检测到输出1,否则输出0. 用状态机来实现序列检测器是非常合适的,下面先给出状态转移图,之后用Moore状态机来实现这个序列检测器: (注:此处所画为无重叠检测,有重叠检测只需要改变最后一个状态即可,例如本例里,有重叠检测,如果S4状态下输入为1,则需要转向S2状态,其他不变。) 图1:Moore状态机状态转移图 先给出行为仿... 设计一个序列检测器,检测序列1101,检测到输出1,否则输出0. 用状态机来实现序列检测器是非常合适的,下面先给出状态转移图,之后用Moore状态机来实现这个序列检测器: (注:此处所画为无重叠检测,有重叠检测只需要改变最后一个状态即可,例如本例里,有重叠检测,如果S4状态下输入为1,则需要转向S2状态,其他不变。) 图1:Moore状态机状态转移图 先给出行为仿...
上滑加载中
推荐直播
-
探秘仓颉编程语言:华为开发者空间的创新利器
2025/02/22 周六 15:00-16:30
华为云讲师团
本期直播将与您一起探秘颉编程语言上线华为开发者空间后,显著提升开发效率,在智能化开发支持、全场景跨平台适配能力、工具链与生态完备性、语言简洁与高性能特性等方面展现出的独特优势。直播看点: 1.java转仓颉的小工具 2.仓颉动画三方库lottie 3.开发者空间介绍及如何在空间用仓颉编程语言开发
回顾中 -
大模型Prompt工程深度实践
2025/02/24 周一 16:00-17:30
盖伦 华为云学堂技术讲师
如何让大模型精准理解开发需求并生成可靠输出?本期直播聚焦大模型Prompt工程核心技术:理解大模型推理基础原理,关键采样参数定义,提示词撰写关键策略及Prompt工程技巧分享。
去报名 -
华为云 x DeepSeek:AI驱动云上应用创新
2025/02/26 周三 16:00-18:00
华为云 AI专家大咖团
在 AI 技术飞速发展之际,DeepSeek 备受关注。它凭借哪些技术与理念脱颖而出?华为云与 DeepSeek 合作,将如何重塑产品与应用模式,助力企业数字化转型?在华为开发者空间,怎样高效部署 DeepSeek,搭建专属服务器?基于华为云平台,又该如何挖掘 DeepSeek 潜力,实现智能化升级?本期直播围绕DeepSeek在云上的应用案例,与DTSE布道师们一起探讨如何利用AI 驱动云上应用创新。
去报名
热门标签