- 上篇写了双端口RAM设计（同步读写）：https://blog.csdn.net/Reborn_Lee/article/details/90647784 关于异步读写和同步读写，在单端口RAM设计中也提到过：https://blog.csdn.net/Reborn_Lee/article/details/90646285 这里就不再叙述了，总之就是和时钟无关了。 下面... 上篇写了双端口RAM设计（同步读写）：https://blog.csdn.net/Reborn_Lee/article/details/90647784 关于异步读写和同步读写，在单端口RAM设计中也提到过：https://blog.csdn.net/Reborn_Lee/article/details/90646285 这里就不再叙述了，总之就是和时钟无关了。 下面...
- 系统总览 RapidIO标准分为三层：逻辑，传输和物理。 逻辑层定义整体协议和数据包格式。 这是端点启动和完成事务（transaction）所必需的信息。 传输层提供数据包从端点移动到端点所需的路由信息。 物理层描述了设备级接口细节，例如数据包传输机制，流控制，电气特性和低级错误管理。 这种划分提供了将新事务类型添加到逻辑规范的灵活性，而无需修改传输或物理层规范。 ... 系统总览 RapidIO标准分为三层：逻辑，传输和物理。 逻辑层定义整体协议和数据包格式。 这是端点启动和完成事务（transaction）所必需的信息。 传输层提供数据包从端点移动到端点所需的路由信息。 物理层描述了设备级接口细节，例如数据包传输机制，流控制，电气特性和低级错误管理。 这种划分提供了将新事务类型添加到逻辑规范的灵活性，而无需修改传输或物理层规范。 ...
- 文章目录 前言FPGA设计的实现过程编译概述编译流程之综合综合的输入HDL代码综合设置 综合的输出综合的工具 编译流程之翻译融合翻译融合的输入翻译融合的输出翻译融合工具 编译流程之映射映射的输入映射的输出映射工具 编译流程之布局布线布局布线的输入布局布线的输出布局布线工具 编译流程之配置生成配置生成的输入配置生成的输出配置生成工具 前言 这里... 文章目录 前言FPGA设计的实现过程编译概述编译流程之综合综合的输入HDL代码综合设置 综合的输出综合的工具 编译流程之翻译融合翻译融合的输入翻译融合的输出翻译融合工具 编译流程之映射映射的输入映射的输出映射工具 编译流程之布局布线布局布线的输入布局布线的输出布局布线工具 编译流程之配置生成配置生成的输入配置生成的输出配置生成工具 前言 这里...
- 文章目录 前言有隐患的混写逻辑VHDL中应该禁止的写法在时序process中使用variable在组合process中使用variable鲁莽的process糅合 Verilog中应该禁止的写法在时序always中使用阻塞赋值在组合always中使用非阻塞赋值 前言 本文节选自《FPGA之道》，让我们和作者一起来看下编写FPGA时需要遵循的一些... 文章目录 前言有隐患的混写逻辑VHDL中应该禁止的写法在时序process中使用variable在组合process中使用variable鲁莽的process糅合 Verilog中应该禁止的写法在时序always中使用阻塞赋值在组合always中使用非阻塞赋值 前言 本文节选自《FPGA之道》，让我们和作者一起来看下编写FPGA时需要遵循的一些...
- 我们常常会看到IC/FPGA的笔试题中经常会让求最小时钟周期或者最高时钟频率问题，这些也不是没有道理的，它是时序分析的基础，周期约束的根据也是如此。 FPGA系统设计通常分为两种，一种是给定时钟频率，这时系统设计的目标是确保两个触发器之间的延迟不会超过1个时钟周期。我们需要控制逻辑门延迟，使得门延迟不会大于最大门延迟（它会出题让你算最大门延迟）。 另一类是时钟频率不固定，... 我们常常会看到IC/FPGA的笔试题中经常会让求最小时钟周期或者最高时钟频率问题，这些也不是没有道理的，它是时序分析的基础，周期约束的根据也是如此。 FPGA系统设计通常分为两种，一种是给定时钟频率，这时系统设计的目标是确保两个触发器之间的延迟不会超过1个时钟周期。我们需要控制逻辑门延迟，使得门延迟不会大于最大门延迟（它会出题让你算最大门延迟）。 另一类是时钟频率不固定，...
- 文章目录 前言HDL选择最后想说 前言 对于HDL语言的选择，这是一个可以讨论也是一个没有必要讨论的问题，通常我们选择学习哪一种语言的时候，很多种情况是迫于形势，例如在实验室师兄师姐使用哪种语言；在学校，老师教了哪种语言；还或者就是哪一种语言易于上手等等。 为了长远之计，究竟选择哪一种语言进行学习呢？ 这对于新手和即将成为准老手的FPGA开发者来说，... 文章目录 前言HDL选择最后想说 前言 对于HDL语言的选择，这是一个可以讨论也是一个没有必要讨论的问题，通常我们选择学习哪一种语言的时候，很多种情况是迫于形势，例如在实验室师兄师姐使用哪种语言；在学校，老师教了哪种语言；还或者就是哪一种语言易于上手等等。 为了长远之计，究竟选择哪一种语言进行学习呢？ 这对于新手和即将成为准老手的FPGA开发者来说，...
- 文章目录 前言复位的设计为什么FPGA设计中要有复位复位方式的分类同步复位异步复位 复位的设计方法同步信号同步复位同步信号异步复位异步信号同步复位异步信号异步复位 复位高扇出的解决方案寄存器的复制正确的利用全局时钟树减少不必要的复位扇出 全局复位与局部复位 前言 复位设计在FPGA以及IC设计中，是一个十分重要的话题，关于这个话题，之前也作为重点总结... 文章目录 前言复位的设计为什么FPGA设计中要有复位复位方式的分类同步复位异步复位 复位的设计方法同步信号同步复位同步信号异步复位异步信号同步复位异步信号异步复位 复位高扇出的解决方案寄存器的复制正确的利用全局时钟树减少不必要的复位扇出 全局复位与局部复位 前言 复位设计在FPGA以及IC设计中，是一个十分重要的话题，关于这个话题，之前也作为重点总结...
- 上篇博文讲到了：单端口同步读写RAM的设计，那里对RAM的读写采用的是同步的方式，也就是和时钟同步，读写都依赖于时钟。 这篇博文，我们的写依然是同步的，但是读是异步的，所谓的异步就是指不依赖于时钟，这点我们在后面的代码设计中可以清晰的看出。 截取出来： // Memory Read Block // Read Operation : When we =... 上篇博文讲到了：单端口同步读写RAM的设计，那里对RAM的读写采用的是同步的方式，也就是和时钟同步，读写都依赖于时钟。 这篇博文，我们的写依然是同步的，但是读是异步的，所谓的异步就是指不依赖于时钟，这点我们在后面的代码设计中可以清晰的看出。 截取出来： // Memory Read Block // Read Operation : When we =...
- 做硬件的同学都知道，在电路板到来的初期，我们需要各种各样的测试，这个FPGA为什么不能工作啦，DSP为什么链接不上丫之类的，需要我们根据电路图的版图来测试这些芯片的供电情况，以及电路的各个部分的电压等等。 如果你认为，我要成为一个FPGA开发工程师，只是写写逻辑之类的，貌似过于狭隘。 但是在查看版图的时候，我们用到了Cadence软件，在一次都没有接触过的同学，上手就打开... 做硬件的同学都知道，在电路板到来的初期，我们需要各种各样的测试，这个FPGA为什么不能工作啦，DSP为什么链接不上丫之类的，需要我们根据电路图的版图来测试这些芯片的供电情况，以及电路的各个部分的电压等等。 如果你认为，我要成为一个FPGA开发工程师，只是写写逻辑之类的，貌似过于狭隘。 但是在查看版图的时候，我们用到了Cadence软件，在一次都没有接触过的同学，上手就打开...
- 文章目录 前言提高设计的移植性保持良好的代码风格按照硬件依赖性区分代码少使用专有IP核 提高设计的保密性动态配置参数法采用具有保密性的技术 前言 本文节选自《FPGA之道》。 提高设计的移植性 移植是一个和重用有些类似的问题，不过还是有些区别。移植主要指的是系统级的拷贝、修改，而重用则主要指的是部分拷贝、修改。FPGA设计经常会涉及到移植的问... 文章目录 前言提高设计的移植性保持良好的代码风格按照硬件依赖性区分代码少使用专有IP核 提高设计的保密性动态配置参数法采用具有保密性的技术 前言 本文节选自《FPGA之道》。 提高设计的移植性 移植是一个和重用有些类似的问题，不过还是有些区别。移植主要指的是系统级的拷贝、修改，而重用则主要指的是部分拷贝、修改。FPGA设计经常会涉及到移植的问...
- 博文目录 写在前面正文标量与变量位选择常见错误 参考资料交个朋友 写在前面 上一篇博文就说到了Verilog的数据类型，其中就常用的就是reg类型以及wire类型，这两种类型可以定义一位的变量也可以定义多位的变量，其中一位称之为标量，多位称之为向量，类似于数组。本篇博客主要讲述对多位变量的一些操作。 例如： Verilog 2001修订版新增的b... 博文目录 写在前面正文标量与变量位选择常见错误 参考资料交个朋友 写在前面 上一篇博文就说到了Verilog的数据类型，其中就常用的就是reg类型以及wire类型，这两种类型可以定义一位的变量也可以定义多位的变量，其中一位称之为标量，多位称之为向量，类似于数组。本篇博客主要讲述对多位变量的一些操作。 例如： Verilog 2001修订版新增的b...
- 文章目录 前言简介模拟特性数字特性 前言 集成电路的门电路基本都是由MOS管实现的，相比于晶体管，MOS管应用更加广泛，MOS管在模拟电路以及数字电路中应用的区域也不同，下面一一介绍。 注：本文摘自于《FPGA之道》 简介 与三极管类似，MOS管也具有三个电极，虽然名称不同，但是使用方式类似，按照对应关系，分别为 源极（符号S，功能类似三极管发射... 文章目录 前言简介模拟特性数字特性 前言 集成电路的门电路基本都是由MOS管实现的，相比于晶体管，MOS管应用更加广泛，MOS管在模拟电路以及数字电路中应用的区域也不同，下面一一介绍。 注：本文摘自于《FPGA之道》 简介 与三极管类似，MOS管也具有三个电极，虽然名称不同，但是使用方式类似，按照对应关系，分别为 源极（符号S，功能类似三极管发射...
- 文章目录 IC/FPGA技术交流2019IC/FPGA技术交流2020 IC/FPGA技术交流2019 大概是在2019年秋招的时候，苦于无人交流，信息闭塞，于是在博客上写了一篇博客，呼吁同行加入，如今这个微信群已经满了： IC/FPGA技术交流2019 效果还不错，认识了很多前辈，以及和我一级的同行，来自五湖四海，各大高校，可谓是人才济济，着实让我大开... 文章目录 IC/FPGA技术交流2019IC/FPGA技术交流2020 IC/FPGA技术交流2019 大概是在2019年秋招的时候，苦于无人交流，信息闭塞，于是在博客上写了一篇博客，呼吁同行加入，如今这个微信群已经满了： IC/FPGA技术交流2019 效果还不错，认识了很多前辈，以及和我一级的同行，来自五湖四海，各大高校，可谓是人才济济，着实让我大开...
- 何谓静态时序分析（Static Timing Analysis，简称STA) 它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。 下面举一个最简单的例子来说明时序分析的基本概念。假设信号需要从输入到输出在FPGA内部经过一些逻辑延时和路径延时。我... 何谓静态时序分析（Static Timing Analysis，简称STA) 它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。 下面举一个最简单的例子来说明时序分析的基本概念。假设信号需要从输入到输出在FPGA内部经过一些逻辑延时和路径延时。我...
- 文章目录 前言时空变换之空间换时间缓存提速使用模块复制同频模块复制缓存降频复制缓存降频使用 逻辑拆分流水线流水线的由来如何在组合逻辑中使用流水线如何在时序逻辑中使用流水线顺序系统中如何正确添加流水线反馈系统中如何正确添加流水线 使能链 前言 上篇博客讲的是以时间换空间，前提是时间比较充足，但是为了节省空间，可以做的一些设计。 这里回忆一下，最简单的方... 文章目录 前言时空变换之空间换时间缓存提速使用模块复制同频模块复制缓存降频复制缓存降频使用 逻辑拆分流水线流水线的由来如何在组合逻辑中使用流水线如何在时序逻辑中使用流水线顺序系统中如何正确添加流水线反馈系统中如何正确添加流水线 使能链 前言 上篇博客讲的是以时间换空间，前提是时间比较充足，但是为了节省空间，可以做的一些设计。 这里回忆一下，最简单的方...
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