- RX初始化与复位 GTX/GTH收发器RX使用一个复位状态机来控制复位过程。由于其复杂性，GTX/GTH收发器RX被划分为比GTX/GTH收发器TX更多的复位区域。如图所示，该分区允许RX的初始化和复位... RX初始化与复位 GTX/GTH收发器RX使用一个复位状态机来控制复位过程。由于其复杂性，GTX/GTH收发器RX被划分为比GTX/GTH收发器TX更多的复位区域。如图所示，该分区允许RX的初始化和复位...
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- 常常在外文资料以及手册中看到Fabric？时常感觉翻译起来很尴尬，例如： 那么这个专业单词到底该如何翻译以及如何理解呢？ 我们通过资料： http://xilinx.eetop.cn/viewnew... 常常在外文资料以及手册中看到Fabric？时常感觉翻译起来很尴尬，例如： 那么这个专业单词到底该如何翻译以及如何理解呢？ 我们通过资料： http://xilinx.eetop.cn/viewnew...
- 前言 Verilog中的循环各式各样，例如，for循环，while循环，forever循环和repeat循环，有的可以综合有的不可用综合，就凭这一条特点，就能在逻辑设计中排除很多种循环语句，对于设计来说... 前言 Verilog中的循环各式各样，例如，for循环，while循环，forever循环和repeat循环，有的可以综合有的不可用综合，就凭这一条特点，就能在逻辑设计中排除很多种循环语句，对于设计来说...
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- PicoBlaze输入/输出端口 PicoBlaze微控制器支持最大256个输入口和256 个输出口，PicoBlaze与输入和输出有关的信号在“PicoBlaze微控制器接口信号”部分有详细说明，包括PORT_ID[7:0]、IN_PORT[7:0]、OUT_PORT[7:0]、READ_STROBE WRITE_STROBE。在时序要求苛刻的设计中， 对PORT_ID 和... PicoBlaze输入/输出端口 PicoBlaze微控制器支持最大256个输入口和256 个输出口，PicoBlaze与输入和输出有关的信号在“PicoBlaze微控制器接口信号”部分有详细说明，包括PORT_ID[7:0]、IN_PORT[7:0]、OUT_PORT[7:0]、READ_STROBE WRITE_STROBE。在时序要求苛刻的设计中， 对PORT_ID 和...
- BRAM（Block RAM）模块 Virtex-6中嵌入BRAM，大大拓展了FPGA的应用范围和应用的灵活性。BRAM可被配置为单端口RAM、双端口RAM、内容地址存储器（CAM）以及FIFO等常用存储结构。 Virtex-6中的BRAM是双端口RAM，每个BRAM存储36Kbit数据，支持写和读同步操作，两个端口对称且完全独立，共享存储的数据，可以改变每个端口的位宽和深度... BRAM（Block RAM）模块 Virtex-6中嵌入BRAM，大大拓展了FPGA的应用范围和应用的灵活性。BRAM可被配置为单端口RAM、双端口RAM、内容地址存储器（CAM）以及FIFO等常用存储结构。 Virtex-6中的BRAM是双端口RAM，每个BRAM存储36Kbit数据，支持写和读同步操作，两个端口对称且完全独立，共享存储的数据，可以改变每个端口的位宽和深度...
- 可配置逻辑模块（CLB）Spartan-6每个CLB模块里包含两个SLICE。CLB通过交换矩阵和外部通用逻辑阵列相连，如图2-1和图2-2所示。底部的SLICE标号为SLICE0，顶部的SLICE标号为SLICE1。两个SLICE没有直接连接。 每个SLICE包含4个LUT和8个存储单元。这些基本单元能提供逻辑和ROM功能。有些SLICE，称为SLIC... 可配置逻辑模块（CLB）Spartan-6每个CLB模块里包含两个SLICE。CLB通过交换矩阵和外部通用逻辑阵列相连，如图2-1和图2-2所示。底部的SLICE标号为SLICE0，顶部的SLICE标号为SLICE1。两个SLICE没有直接连接。 每个SLICE包含4个LUT和8个存储单元。这些基本单元能提供逻辑和ROM功能。有些SLICE，称为SLIC...
- 博文目录 写在前面正文七段数码管原理七段数码管译码表单个七段数码管显示verilog设计多个数码管动态扫描显示 参考资料交个朋友 写在前面 作为FPGA的基础知识教程怎么能少得了这个简单的实际应用七段数码管显示，本篇博文算得上是对以往这个话题的一个总结吧！ 注：数码管本身是七段，但是加上小数点之后就是八段了！ 正文 七段数码管原理 七段... 博文目录 写在前面正文七段数码管原理七段数码管译码表单个七段数码管显示verilog设计多个数码管动态扫描显示 参考资料交个朋友 写在前面 作为FPGA的基础知识教程怎么能少得了这个简单的实际应用七段数码管显示，本篇博文算得上是对以往这个话题的一个总结吧！ 注：数码管本身是七段，但是加上小数点之后就是八段了！ 正文 七段数码管原理 七段...
- SelectIO模块 Virtex-6每个I/O片（I/O Tile）包含两个IOB、两个ILOGIC、两个OLOGIC 和两个IODELAY，如图5-24 所示。 图5-24 I/O 片结构图 本小节就以下几个方面介绍Virtex-6 的SelectIO 资源。 (1) SelectIO 的电气特性。(2) SelectIO 的逻辑资源——ILOGIC... SelectIO模块 Virtex-6每个I/O片（I/O Tile）包含两个IOB、两个ILOGIC、两个OLOGIC 和两个IODELAY，如图5-24 所示。 图5-24 I/O 片结构图 本小节就以下几个方面介绍Virtex-6 的SelectIO 资源。 (1) SelectIO 的电气特性。(2) SelectIO 的逻辑资源——ILOGIC...
- 目录 转载说明 原文精彩片段 缓冲： 驱动： 转载说明 为解决问题而学习才是由效率的，今天重新看了以前的那个项目的Verilog HDL程序，到现在我还没有弄明白细节，只有慢慢蚕食。看到了这样一串程序： generate genvar j; for(j=0;j<10;j=j+1): ibufds10 begin IBUFDS ibuf... 目录 转载说明 原文精彩片段 缓冲： 驱动： 转载说明 为解决问题而学习才是由效率的，今天重新看了以前的那个项目的Verilog HDL程序，到现在我还没有弄明白细节，只有慢慢蚕食。看到了这样一串程序： generate genvar j; for(j=0;j<10;j=j+1): ibufds10 begin IBUFDS ibuf...
- 时钟资源 为了更好的控制时钟，Virtex-6器件分成若干个时钟区域，最小器件有6个区域，最大器件有18个区域。每个时钟区域高40个CLB。在时钟设计中，推荐使用片上专用的时钟资源，不推荐使用本地时钟（如逻辑产生的时钟）。 每个Virtex-6的中间列包含了专门配置引脚（CFG），该列的其余区域为CLB。其右边排列着一个CMT列。每个区域（40个CLB高）对应一个... 时钟资源 为了更好的控制时钟，Virtex-6器件分成若干个时钟区域，最小器件有6个区域，最大器件有18个区域。每个时钟区域高40个CLB。在时钟设计中，推荐使用片上专用的时钟资源，不推荐使用本地时钟（如逻辑产生的时钟）。 每个Virtex-6的中间列包含了专门配置引脚（CFG），该列的其余区域为CLB。其右边排列着一个CMT列。每个区域（40个CLB高）对应一个...
- Virtex-6系列FPGA Virtex-6是Xilinx 在2009年2月推出的新一代旗舰产品，采用了第三代Xilinx ASMBL架构、40nm 工艺，提供多达760000 个逻辑单元，为业界成本最低、功耗最低、密度最高、性能最高、带宽最大的FPGA。该产品在硬内核IP、收发器以及开发工具支持方面做了很大的优化，在追求更高带宽的同时，支持更广泛的通信标准和更高的性能。V... Virtex-6系列FPGA Virtex-6是Xilinx 在2009年2月推出的新一代旗舰产品，采用了第三代Xilinx ASMBL架构、40nm 工艺，提供多达760000 个逻辑单元，为业界成本最低、功耗最低、密度最高、性能最高、带宽最大的FPGA。该产品在硬内核IP、收发器以及开发工具支持方面做了很大的优化，在追求更高带宽的同时，支持更广泛的通信标准和更高的性能。V...
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