- 刚开始接触Verilog HDL语言时，这种硬件描述语言有一点与软件的程序设计语言直观上的最大区别大概就是这个赋值语句了（这里只是强调直观上的最大区别，事实上的最大区别并非如此）。 Verilog HDL中的赋值方式有两种：阻塞赋值与非阻塞赋值。 之前也看过很多种解释，例如，阻塞赋值（=）适用于组合电路的设计，非阻塞赋值（<=）适用于时序电路的设计；还有阻塞赋值和非... 刚开始接触Verilog HDL语言时，这种硬件描述语言有一点与软件的程序设计语言直观上的最大区别大概就是这个赋值语句了（这里只是强调直观上的最大区别，事实上的最大区别并非如此）。 Verilog HDL中的赋值方式有两种：阻塞赋值与非阻塞赋值。 之前也看过很多种解释，例如，阻塞赋值（=）适用于组合电路的设计，非阻塞赋值（<=）适用于时序电路的设计；还有阻塞赋值和非...
- 本博文参考：《大规模逻辑设计指导书》，对于写出规范的代码，培养良好的代码风格颇有裨益。 wire and register 一个reg变量只能在一个always语句中赋值； 这个说明至关重要啊，如果不满足这个，也许仿真的时候没问题，但是综合时候绝对出现，不可以综合。我就犯过多次这个错误。 曾经写过一篇博客，专门说过：Modelsim下进行功能仿真没问题，可是在... 本博文参考：《大规模逻辑设计指导书》，对于写出规范的代码，培养良好的代码风格颇有裨益。 wire and register 一个reg变量只能在一个always语句中赋值； 这个说明至关重要啊，如果不满足这个，也许仿真的时候没问题，但是综合时候绝对出现，不可以综合。我就犯过多次这个错误。 曾经写过一篇博客，专门说过：Modelsim下进行功能仿真没问题，可是在...
- 压缩感知介绍： 压缩感知（CompressiveSensing，CS），有时也叫成Compressive Sampling。相对于传统的奈奎斯特采样定理——要求采样频率必须是信号最高频率的两倍或两倍以上（这就要求信号是带限信号，通常在采样前使用低通滤波器使信号带限），压缩感知则利用数据的冗余特性，只采集少量的样本还原原始数据。 因为自然界的数据都存在局部低维结构、周期性、对称... 压缩感知介绍： 压缩感知（CompressiveSensing，CS），有时也叫成Compressive Sampling。相对于传统的奈奎斯特采样定理——要求采样频率必须是信号最高频率的两倍或两倍以上（这就要求信号是带限信号，通常在采样前使用低通滤波器使信号带限），压缩感知则利用数据的冗余特性，只采集少量的样本还原原始数据。 因为自然界的数据都存在局部低维结构、周期性、对称...
- 相关博文目录：目录 1、我们都知道基群的信息传输速率为2048kbps，可是将4路基群进行复接的时候，信息传输速率变为8448kbps，为什么不是2048*4=8192kbps，而是2112*4=8448kbps呢？ 这就是一个码速调整问题，简单说来，就是因为这4个基次群复接的时候，首先需要进行码速调整，需要将它们调整到一定的速率上，调整后的速率均为2112kbps，因此2次... 相关博文目录：目录 1、我们都知道基群的信息传输速率为2048kbps，可是将4路基群进行复接的时候，信息传输速率变为8448kbps，为什么不是2048*4=8192kbps，而是2112*4=8448kbps呢？ 这就是一个码速调整问题，简单说来，就是因为这4个基次群复接的时候，首先需要进行码速调整，需要将它们调整到一定的速率上，调整后的速率均为2112kbps，因此2次...
- ChipScope Pro调试设计 在传统的FPGA设计中，调试时大都采用示波器和逻辑分析仪。FPGA和PCB设计人员保留一定数量FPGA引脚作为测试引脚，FPGA设计者在编写FPGA代码时，将需要观察的FPGA内部信号定义为模块的输出，在综合实现时再把这些信号锁定到保留的测试引脚上，最后连接示波器或逻辑分析仪的探头到这些测试脚进行观测。这个测试方法存在很多局限性，成本高、灵... ChipScope Pro调试设计 在传统的FPGA设计中，调试时大都采用示波器和逻辑分析仪。FPGA和PCB设计人员保留一定数量FPGA引脚作为测试引脚，FPGA设计者在编写FPGA代码时，将需要观察的FPGA内部信号定义为模块的输出，在综合实现时再把这些信号锁定到保留的测试引脚上，最后连接示波器或逻辑分析仪的探头到这些测试脚进行观测。这个测试方法存在很多局限性，成本高、灵...
- 当我们使用HDL代码描述硬件功能的时候，主要有三种基本描述方式，即结构化描述方式、数据流描述方式和行为级描述方式。通过本次总结，我们将明白到底我们描述的电路是什么方式描述的。 结构化描述方式 结构化描述方式是最原始的描述方式，是抽象级别最低的描述方式，但同时也是最接近于实际的硬件结构的描述方式。结构化的描述方式，思路就像在面包板上搭建数字电路一样，唯一的不同点就是我们通... 当我们使用HDL代码描述硬件功能的时候，主要有三种基本描述方式，即结构化描述方式、数据流描述方式和行为级描述方式。通过本次总结，我们将明白到底我们描述的电路是什么方式描述的。 结构化描述方式 结构化描述方式是最原始的描述方式，是抽象级别最低的描述方式，但同时也是最接近于实际的硬件结构的描述方式。结构化的描述方式，思路就像在面包板上搭建数字电路一样，唯一的不同点就是我们通...
- 在博文：时序分析之静态分析基础中提到了一次时钟偏斜问题，只是一笔带过而已，这里重新拿过来看看，并且添加时钟抖动（Jitter）相关知识点，这是学习FPGA经常遇到的名词。 先贴出来时钟偏斜的定义： 时钟抖动（jitter）定义： 简言之，skew通常是时钟相位上的不确定，而jitter是指时钟频率上的不确定。造成skew和jitter的原因很多。 由于... 在博文：时序分析之静态分析基础中提到了一次时钟偏斜问题，只是一笔带过而已，这里重新拿过来看看，并且添加时钟抖动（Jitter）相关知识点，这是学习FPGA经常遇到的名词。 先贴出来时钟偏斜的定义： 时钟抖动（jitter）定义： 简言之，skew通常是时钟相位上的不确定，而jitter是指时钟频率上的不确定。造成skew和jitter的原因很多。 由于...
- 目录 数字逻辑电路的种类 组合逻辑 时序逻辑 同步有限状态机 数字逻辑电路的构成 组合逻辑构成 时序逻辑构成 组合逻辑举例 一、一个八位数据通路控制器 二、一个八位三态数据通路控制器 数字逻辑电路的种类 组合逻辑 输出只是当前输入逻辑电平的函数（有延时），与电路的原始状态无关的逻辑电路。也就是说，当输入信号中的任何一个发生变化时，输出都有可能会根据... 目录 数字逻辑电路的种类 组合逻辑 时序逻辑 同步有限状态机 数字逻辑电路的构成 组合逻辑构成 时序逻辑构成 组合逻辑举例 一、一个八位数据通路控制器 二、一个八位三态数据通路控制器 数字逻辑电路的种类 组合逻辑 输出只是当前输入逻辑电平的函数（有延时），与电路的原始状态无关的逻辑电路。也就是说，当输入信号中的任何一个发生变化时，输出都有可能会根据...
- 目录 背景介绍 工具介绍 案例分析： 案例一 偶分频电路波形图（以10分频电路为例） 奇分频（5分频为例） 案例二 结束语 背景介绍 今天翻网页学习FPGA的相关知识时，无意翻到了一个画波形图的工具，激起了我的兴趣，有的时候我是需要画波形图的，用手画十分的麻烦且不标准，难以对齐，且要花费大量的时间，果然，前人大牛们已经经历了这个过程并写出了一个工具来解决... 目录 背景介绍 工具介绍 案例分析： 案例一 偶分频电路波形图（以10分频电路为例） 奇分频（5分频为例） 案例二 结束语 背景介绍 今天翻网页学习FPGA的相关知识时，无意翻到了一个画波形图的工具，激起了我的兴趣，有的时候我是需要画波形图的，用手画十分的麻烦且不标准，难以对齐，且要花费大量的时间，果然，前人大牛们已经经历了这个过程并写出了一个工具来解决...
- 有关锁存器和触发器的区别，有很多种不同的说法，但本质上是一个意思，都十分的精辟和精彩，这里整理一下。 解释一、 锁存器是一种对脉冲电平（也就是0或者1）敏感的存储单元电路，而触发器是一种对脉冲边沿（即上升沿或者下降沿）敏感的存储电路。 解释二、 "触发器" 泛指一类电路结构, 它可以由触发信号 (如: 时钟, 置位, 复位等) 改变输出状态, 并保持这... 有关锁存器和触发器的区别，有很多种不同的说法，但本质上是一个意思，都十分的精辟和精彩，这里整理一下。 解释一、 锁存器是一种对脉冲电平（也就是0或者1）敏感的存储单元电路，而触发器是一种对脉冲边沿（即上升沿或者下降沿）敏感的存储电路。 解释二、 "触发器" 泛指一类电路结构, 它可以由触发信号 (如: 时钟, 置位, 复位等) 改变输出状态, 并保持这...
- BRAM（Block RAM）模块 Spartan-6中的BRAM存储18Kbit数据，能配置成两个独立的9Kbit BRAM或者一个18Kbit BRAM。每个RAM可以通过两个端口寻址，也可以配置成单口RAM。BRAM包含输出寄存器以增加流水线性能。BRAM 在器件中按列排列，其数量取决于Spartan-6 器件的容量。 BRAM 的功能介绍如下。每个BRAM 的存储容量... BRAM（Block RAM）模块 Spartan-6中的BRAM存储18Kbit数据，能配置成两个独立的9Kbit BRAM或者一个18Kbit BRAM。每个RAM可以通过两个端口寻址，也可以配置成单口RAM。BRAM包含输出寄存器以增加流水线性能。BRAM 在器件中按列排列，其数量取决于Spartan-6 器件的容量。 BRAM 的功能介绍如下。每个BRAM 的存储容量...
- ChipScope Pro分析仪 ChipScope Pro 分析工具（Analyzer tool）直接与ICON、ILA、IBA、VIO及IBERT核相连，用户可以实时地创建或修改触发条件。 注意：虽然ChipScope Pro分析工具能识别设计中的ATC2核，但是需要将JTAG接口与安捷伦逻辑分析仪相连，建立ATC2核与安捷伦逻辑分析仪的通信。 分析工具有两部... ChipScope Pro分析仪 ChipScope Pro 分析工具（Analyzer tool）直接与ICON、ILA、IBA、VIO及IBERT核相连，用户可以实时地创建或修改触发条件。 注意：虽然ChipScope Pro分析工具能识别设计中的ATC2核，但是需要将JTAG接口与安捷伦逻辑分析仪相连，建立ATC2核与安捷伦逻辑分析仪的通信。 分析工具有两部...
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- 虽然这门课为计算机控制技术，但是这里的计算机是指微处理器或嵌入式系统。 课程以C51为主，但是目前主流的使用msp430，arduino，stm32等，可以自学这类芯片。 软件和硬件课堂学习只能理解原理，要想熟练应用需要大量锻炼，如软件需要海量编程， 硬件需要设计电路，只有如此才能真正掌握。 对于一个本体内部通信，有线常有串口、I2C、SPI和CAN等，无线有蓝牙、c... 虽然这门课为计算机控制技术，但是这里的计算机是指微处理器或嵌入式系统。 课程以C51为主，但是目前主流的使用msp430，arduino，stm32等，可以自学这类芯片。 软件和硬件课堂学习只能理解原理，要想熟练应用需要大量锻炼，如软件需要海量编程， 硬件需要设计电路，只有如此才能真正掌握。 对于一个本体内部通信，有线常有串口、I2C、SPI和CAN等，无线有蓝牙、c...
- 本博文内容来源于：《从算法设计到硬件逻辑的实现》，仅供学习交流使用！ 同步时序逻辑是指表示状态的寄存器组的值只可能在唯一确定的触发条件发生时刻改变。只能由时钟的正跳沿或负跳沿触发的状态机就是一例。always @(posedge clock) 就是一个同步时序逻辑的触发条件, 表示由该 always 控制的 begin end 块中寄存器变量重新赋值的情形只有可能在 cl... 本博文内容来源于：《从算法设计到硬件逻辑的实现》，仅供学习交流使用！ 同步时序逻辑是指表示状态的寄存器组的值只可能在唯一确定的触发条件发生时刻改变。只能由时钟的正跳沿或负跳沿触发的状态机就是一例。always @(posedge clock) 就是一个同步时序逻辑的触发条件, 表示由该 always 控制的 begin end 块中寄存器变量重新赋值的情形只有可能在 cl...
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