- 原文地址：http://www.elecfans.com/emb/fpga/20140124334884_2.html IPROG指令的作用是对FPGA芯片进行复位操作，该复位操作对FPGA内部的应用程序进行复位，复位过程中除专用配置管脚和JTAG管脚，其他输入/输出管脚均为高阻态。完成复位操作后，将默认的加载地址用热启动地址寄存器（Warm Boot Start Addr... 原文地址：http://www.elecfans.com/emb/fpga/20140124334884_2.html IPROG指令的作用是对FPGA芯片进行复位操作，该复位操作对FPGA内部的应用程序进行复位，复位过程中除专用配置管脚和JTAG管脚，其他输入/输出管脚均为高阻态。完成复位操作后，将默认的加载地址用热启动地址寄存器（Warm Boot Start Addr...
- 目录 门控时钟定义？ 到底要不要使用门控时钟？ 门控时钟降低功耗的原理？ 门控时钟设计原理？ 参考文献： 门控时钟定义？ 门控时钟，指的是由组合逻辑产生的时钟，其中，组合逻辑的输入可以全部是数据信号，也可以包含原始时钟信号。由于组合逻辑中的基本单元是与或非等门电路，而与门和非门又具有“开关性”，故该类时钟又称为门控时钟。 通常情况下，不建议使... 目录 门控时钟定义？ 到底要不要使用门控时钟？ 门控时钟降低功耗的原理？ 门控时钟设计原理？ 参考文献： 门控时钟定义？ 门控时钟，指的是由组合逻辑产生的时钟，其中，组合逻辑的输入可以全部是数据信号，也可以包含原始时钟信号。由于组合逻辑中的基本单元是与或非等门电路，而与门和非门又具有“开关性”，故该类时钟又称为门控时钟。 通常情况下，不建议使...
- Vivado会分析所有XDC约束时钟间的时序路径。通过set_clock_groups约束不同的时钟组(clock group)，Vivado在时序分析时，当source clock和destination clock属于同一个时钟组时，才会分析此时序路径；而source clock和destination clock属于不同时钟组时，则会略过此时序路径的分析。下面讲解一下s... Vivado会分析所有XDC约束时钟间的时序路径。通过set_clock_groups约束不同的时钟组(clock group)，Vivado在时序分析时，当source clock和destination clock属于同一个时钟组时，才会分析此时序路径；而source clock和destination clock属于不同时钟组时，则会略过此时序路径的分析。下面讲解一下s...
- 目录 方法一 方法二 波特率参数化产生方法 上篇博文介绍了：RS232接口是如何工作的？ 讲到了该接口的传输速率，也就是波特率可以为： 1200 bauds.9600 bauds.38400 bauds.115200 bauds (usually the fastest you can go). 在这里，我们希望以最大速度使用串行链路，即115200波特（较慢的... 目录 方法一 方法二 波特率参数化产生方法 上篇博文介绍了：RS232接口是如何工作的？ 讲到了该接口的传输速率，也就是波特率可以为： 1200 bauds.9600 bauds.38400 bauds.115200 bauds (usually the fastest you can go). 在这里，我们希望以最大速度使用串行链路，即115200波特（较慢的...
- 目录 Understanding Project Mode and Non-Project Mode Project Mode Non-Project Mode Feature Differences Command Differences Understanding Project Mode and Non-Project Mode Viva... 目录 Understanding Project Mode and Non-Project Mode Project Mode Non-Project Mode Feature Differences Command Differences Understanding Project Mode and Non-Project Mode Viva...
- 根据代码综合出来的RTL电路图可以当成原理框图来看： 程序模块分为顶层Uart_top、发送模块uart_tx、接收模块uart_rx以及时钟产生模块clk_div。uart_rx将收到的包解析出8位数据，再传送给uart_tx发出，形成回环。参考时钟为100Mhz，波特率为9600bps。例子使用最简单的串口设置，没有校验位。 各模块程序如下： 顶层： `tim... 根据代码综合出来的RTL电路图可以当成原理框图来看： 程序模块分为顶层Uart_top、发送模块uart_tx、接收模块uart_rx以及时钟产生模块clk_div。uart_rx将收到的包解析出8位数据，再传送给uart_tx发出，形成回环。参考时钟为100Mhz，波特率为9600bps。例子使用最简单的串口设置，没有校验位。 各模块程序如下： 顶层： `tim...
- 尽管FPGA的配置模式各不相同，但整个配置过程中FPGA的工作流程是一致的，分为三个部分：设置、加载、启动。 本文引用地址: http://www.21ic.com/embed/hardware/processor/201808/69530.html 复位结束配置开始 有多种方式使FPGA的配置进入这一过程。在上电时，电压达到FPGA要求之前，FPGA的上电复... 尽管FPGA的配置模式各不相同，但整个配置过程中FPGA的工作流程是一致的，分为三个部分：设置、加载、启动。 本文引用地址: http://www.21ic.com/embed/hardware/processor/201808/69530.html 复位结束配置开始 有多种方式使FPGA的配置进入这一过程。在上电时，电压达到FPGA要求之前，FPGA的上电复...
- 时钟偏斜的概念有很多人知道，也有很多人写成了博客，但是时钟偏斜的影响却很少有人提及，有幸偶看《高性能FPGA系统——时序设计与分析》，上面对时钟偏斜的分析可谓之全面了，记录下来备忘！ 时钟偏斜的概念？ 时钟偏斜是一个时钟信号沿着同一个时钟网络到达源寄存器与目的寄存器的时间差。如下图示意： 也就是说由于时钟网络布线存在传输延迟，因此时钟偏斜是同一个时钟网络上的同一个时... 时钟偏斜的概念有很多人知道，也有很多人写成了博客，但是时钟偏斜的影响却很少有人提及，有幸偶看《高性能FPGA系统——时序设计与分析》，上面对时钟偏斜的分析可谓之全面了，记录下来备忘！ 时钟偏斜的概念？ 时钟偏斜是一个时钟信号沿着同一个时钟网络到达源寄存器与目的寄存器的时间差。如下图示意： 也就是说由于时钟网络布线存在传输延迟，因此时钟偏斜是同一个时钟网络上的同一个时...
- 目录 背景 正文 测试 放置在Module前 放置在变量声明前 附加测试 放置在某个变量声明前 放置在Module前 相关链接 背景 在做一些FPGA算法的时候，我们不可避免的使用到大量的算术运算，例如复数乘法器，乘法器，加法器，减法器，还有乘加，乘减，乘累加等等。 我们都知道FPGA底层有专用的DSP48E资源，也有大量的逻辑资源，放着专用资源DS... 目录 背景 正文 测试 放置在Module前 放置在变量声明前 附加测试 放置在某个变量声明前 放置在Module前 相关链接 背景 在做一些FPGA算法的时候，我们不可避免的使用到大量的算术运算，例如复数乘法器，乘法器，加法器，减法器，还有乘加，乘减，乘累加等等。 我们都知道FPGA底层有专用的DSP48E资源，也有大量的逻辑资源，放着专用资源DS...
- 转载：CFI Flash， JEDEC Flash ，Parellel Flash, SPI Flash， Nand Flash，Nor Flash的区别和联系 简单说就是，Flash，按照内部访问接口不同，分为两种， 一种是就像访问SDRAM一样，按照数据/地址总线直接访问的Nor Flash， 另一种是只有8位(X8)/16位(X16)或者更多(X3... 转载：CFI Flash， JEDEC Flash ，Parellel Flash, SPI Flash， Nand Flash，Nor Flash的区别和联系 简单说就是，Flash，按照内部访问接口不同，分为两种， 一种是就像访问SDRAM一样，按照数据/地址总线直接访问的Nor Flash， 另一种是只有8位(X8)/16位(X16)或者更多(X3...
- 如下，经典的时序分析模型： 不同的路径使用不同的约束： 上游芯片到FPGA内部第一级触发器的路径使用set_input_delay来约束； FGPA内部的触发器之间使用create_clock来约束； FPGA末级触发器到下游芯片的时序元件之间用set_output_delay来约束； 最后一个路径是纯粹的组合逻辑用set_m... 如下，经典的时序分析模型： 不同的路径使用不同的约束： 上游芯片到FPGA内部第一级触发器的路径使用set_input_delay来约束； FGPA内部的触发器之间使用create_clock来约束； FPGA末级触发器到下游芯片的时序元件之间用set_output_delay来约束； 最后一个路径是纯粹的组合逻辑用set_m...
- 目录 前言 无重叠序列产生 移位寄存器实现 状态机实现 有重叠序列产生 移位寄存器方式实现 状态机方式实现 博文推荐 前言 序列检测与序列产生是一对对称的设计，就像有微分就有积分一样。 序列检测分为有重叠检测和无重叠检测； 例如检测序列1101011，我们给出输入：110101101011，如果是无重叠检测，则只能检测到一个序列：11... 目录 前言 无重叠序列产生 移位寄存器实现 状态机实现 有重叠序列产生 移位寄存器方式实现 状态机方式实现 博文推荐 前言 序列检测与序列产生是一对对称的设计，就像有微分就有积分一样。 序列检测分为有重叠检测和无重叠检测； 例如检测序列1101011，我们给出输入：110101101011，如果是无重叠检测，则只能检测到一个序列：11...
- 目录 环形计数器 扭环计数器 线性反馈移位寄存器 从这个题目来谈起今天的话题：移位寄存器由8级触发器构成，则构成的扭环计数器有多少个有效状态？环形计数器？线性反馈移位寄存器？ 环形计数器 规则：环形计算器的规则是利用一个移位寄存器右移实现，N位的环形计数器能计数的个数为N； 也就是说，有N个有效的状态； 如开头所说的题目，8级移位寄存器构成的环形计数器，能有... 目录 环形计数器 扭环计数器 线性反馈移位寄存器 从这个题目来谈起今天的话题：移位寄存器由8级触发器构成，则构成的扭环计数器有多少个有效状态？环形计数器？线性反馈移位寄存器？ 环形计数器 规则：环形计算器的规则是利用一个移位寄存器右移实现，N位的环形计数器能计数的个数为N； 也就是说，有N个有效的状态； 如开头所说的题目，8级移位寄存器构成的环形计数器，能有...
- 1. 复习verilog语法 【选做题】 - reg和wire的区别 寄存器数据类型 Verilog中规定，凡是在程序块中被赋值的变量，都必须是寄存器类型的。（程序块：例如always块） 这里未免还是会让人产生疑惑？寄存器数据类型的变量最后一定会被综合成寄存器吗？ 对应于实际的数字电路中，如果该程序块描述的是时序逻辑，则该寄存器变量对应为寄存器；如果该程序块... 1. 复习verilog语法 【选做题】 - reg和wire的区别 寄存器数据类型 Verilog中规定，凡是在程序块中被赋值的变量，都必须是寄存器类型的。（程序块：例如always块） 这里未免还是会让人产生疑惑？寄存器数据类型的变量最后一定会被综合成寄存器吗？ 对应于实际的数字电路中，如果该程序块描述的是时序逻辑，则该寄存器变量对应为寄存器；如果该程序块...
- 原文地址：http://xilinx.eetrend.com/d6-xilinx/blog/2016-06/10241.html 在ISE时代，使用的是UCF约束文件。从Vivado开始，XDC成了唯一支持的约束标准。XDC除了遵循工业界的通行标准SDC（Synopsys Design Constraints）之外，还加入了XILINX FPGA特有的位置物理约束等特性。以... 原文地址：http://xilinx.eetrend.com/d6-xilinx/blog/2016-06/10241.html 在ISE时代，使用的是UCF约束文件。从Vivado开始，XDC成了唯一支持的约束标准。XDC除了遵循工业界的通行标准SDC（Synopsys Design Constraints）之外，还加入了XILINX FPGA特有的位置物理约束等特性。以...
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