- 早在某发科提前批中就考到过加法器，如果没有记错的话，当时的加法器是串行加法器。 今天就谈谈这几种加法器。 1、等波纹进位加法器（Ripple carry adder circuit） 如下图为一个4位的等波纹进位加法器： 它是由4个1位的全加器构成，每一级的全加器的进位作为下一级的进位。 1位全加器是由组合逻辑构成的，如下图： 可知，全加器的表达式： S... 早在某发科提前批中就考到过加法器，如果没有记错的话，当时的加法器是串行加法器。 今天就谈谈这几种加法器。 1、等波纹进位加法器（Ripple carry adder circuit） 如下图为一个4位的等波纹进位加法器： 它是由4个1位的全加器构成，每一级的全加器的进位作为下一级的进位。 1位全加器是由组合逻辑构成的，如下图： 可知，全加器的表达式： S...
- 文章目录 前言状态的编码方式binaryone-hotgrayjohnsonautocompactsequentialuserspeednonesafe mode 前言 据我说知，并非在代码设计时，状态编码写成什么样子就会综合成什么样子，还需要对综合属性进行操作，那具体是什么样子呢？一起看看《FPGA之道》对这一问题是怎么描述的。 本文摘选自《FPG... 文章目录 前言状态的编码方式binaryone-hotgrayjohnsonautocompactsequentialuserspeednonesafe mode 前言 据我说知，并非在代码设计时，状态编码写成什么样子就会综合成什么样子，还需要对综合属性进行操作，那具体是什么样子呢？一起看看《FPGA之道》对这一问题是怎么描述的。 本文摘选自《FPG...
- 目录 前言 恢复时间与去除时间 异步复位，同步撤离 写在最后 前言 现在写博客和以前有点不一样的地方在于，不是东打一耙子，西打一耙子，更在的看重专题写作。给自己以清晰条理的感觉，有助于日后管理与维护。 这是一个新的阶段，也与心态有关，以前写博客为的是粗放式的增长知识范围，为找工作加油。 现在2019校招结束，写博客，已经是一种生活习惯，知识要更加的具有连续... 目录 前言 恢复时间与去除时间 异步复位，同步撤离 写在最后 前言 现在写博客和以前有点不一样的地方在于，不是东打一耙子，西打一耙子，更在的看重专题写作。给自己以清晰条理的感觉，有助于日后管理与维护。 这是一个新的阶段，也与心态有关，以前写博客为的是粗放式的增长知识范围，为找工作加油。 现在2019校招结束，写博客，已经是一种生活习惯，知识要更加的具有连续...
- 这个笔记记录的是《Vivado入门与提高》课程的关于时序分析的这一节的内容，目的是为了备忘。 其实，以前也有这样的博文了，这里再次记录下是为了加深印象与理解。静态时序分析 目录 Launch vs Capture Edges Timing Path Timing Path Sections Data Arrival Time Clock Arri... 这个笔记记录的是《Vivado入门与提高》课程的关于时序分析的这一节的内容，目的是为了备忘。 其实，以前也有这样的博文了，这里再次记录下是为了加深印象与理解。静态时序分析 目录 Launch vs Capture Edges Timing Path Timing Path Sections Data Arrival Time Clock Arri...
- FPGA配置基本介绍 与CPLD不同，FPGA是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。FPGA的配置方式分为主动式和被动式。1配置引脚FPGA的配置引脚可分为两类：专用配置引脚和非专用配置引脚。专用配置引脚只有在配置时起作用，而非专用配置引脚在配置完成后则可以作为普通的I／O口使用。 专用的配置引脚有：配置模式脚M2、M1、M0；配置时... FPGA配置基本介绍 与CPLD不同，FPGA是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。FPGA的配置方式分为主动式和被动式。1配置引脚FPGA的配置引脚可分为两类：专用配置引脚和非专用配置引脚。专用配置引脚只有在配置时起作用，而非专用配置引脚在配置完成后则可以作为普通的I／O口使用。 专用的配置引脚有：配置模式脚M2、M1、M0；配置时...
- 目录 一、RapidIO背景介绍 二、RapidIO协议概述 2.1 包与控制符号 2.2 包格式 2.3 事务格式与类型 2.4 消息传递 2.5 全局共享存储器 2.6 流量控制 2.7 串行物理层 三、I/O逻辑操作与包格式 3.1 引言 3.2 请求包格式 3.3 响应包格式 3.4 常用的I/O逻辑操作事务 四、维护操作与包格式 五、... 目录 一、RapidIO背景介绍 二、RapidIO协议概述 2.1 包与控制符号 2.2 包格式 2.3 事务格式与类型 2.4 消息传递 2.5 全局共享存储器 2.6 流量控制 2.7 串行物理层 三、I/O逻辑操作与包格式 3.1 引言 3.2 请求包格式 3.3 响应包格式 3.4 常用的I/O逻辑操作事务 四、维护操作与包格式 五、...
- 目录 前言 设计一 设计二（回环） 设计二（回环）测试 前言 前面讲到了波特率的产生，发射器以及接收器： RS232 波特率时钟产生方法？ RS-232 Transmitter RS-232 Receiver 如何把这些模块链接起来，实现一些功能呢？ 这篇博文就是干这个事情的。 参考链接：https://www.fpga4fun.com/Serial... 目录 前言 设计一 设计二（回环） 设计二（回环）测试 前言 前面讲到了波特率的产生，发射器以及接收器： RS232 波特率时钟产生方法？ RS-232 Transmitter RS-232 Receiver 如何把这些模块链接起来，实现一些功能呢？ 这篇博文就是干这个事情的。 参考链接：https://www.fpga4fun.com/Serial...
- 目录 时钟描述 基本时钟 虚拟时钟 生成时钟 时钟描述 （1）clk0的时钟属性：周期为10ns，占空比为50%，相移为0ns；（相移也可以用°来表示，例如相移位0°，相移为90°等） （2）clk1的时钟属性：周期为8ns，占空比为75%，相移为2ns；（相移为2ns，也就是相移为90°） 描述时钟，默认第一个值为上升沿... 目录 时钟描述 基本时钟 虚拟时钟 生成时钟 时钟描述 （1）clk0的时钟属性：周期为10ns，占空比为50%，相移为0ns；（相移也可以用°来表示，例如相移位0°，相移为90°等） （2）clk1的时钟属性：周期为8ns，占空比为75%，相移为2ns；（相移为2ns，也就是相移为90°） 描述时钟，默认第一个值为上升沿...
- 设计一个占空比50%的三分频电路。 针对这个分频器，博文的末尾会给出一个反面教材，这是我上次写的一个分频器，看起来很好，其实是不能综合的。针对其中的错误，我令立博文记录之：【 Verilog 】always@（）的敏感源中为什么不能双边沿触发？为什么不能双时钟触发？ 感谢学习道路上的前辈给予的指导：下面的分频器思路是： 画了个草图： 给出Verilog HD... 设计一个占空比50%的三分频电路。 针对这个分频器，博文的末尾会给出一个反面教材，这是我上次写的一个分频器，看起来很好，其实是不能综合的。针对其中的错误，我令立博文记录之：【 Verilog 】always@（）的敏感源中为什么不能双边沿触发？为什么不能双时钟触发？ 感谢学习道路上的前辈给予的指导：下面的分频器思路是： 画了个草图： 给出Verilog HD...
- 文章目录 前言Verilog Test Fixture“Hello world”之Verilog Test Fixture待仿真设计仿真示例示例详解仿真结果 继承描述语法时间相关语法系统时间单位及精度设定延时等待语法有限等待语句无限等待语句变换等待语句边沿等待语句条件等待语句赋值等待语句阻塞赋值等待语句非阻塞赋值等待语句 时钟激励语法占空比50%时钟产生方法高、... 文章目录 前言Verilog Test Fixture“Hello world”之Verilog Test Fixture待仿真设计仿真示例示例详解仿真结果 继承描述语法时间相关语法系统时间单位及精度设定延时等待语法有限等待语句无限等待语句变换等待语句边沿等待语句条件等待语句赋值等待语句阻塞赋值等待语句非阻塞赋值等待语句 时钟激励语法占空比50%时钟产生方法高、...
- 文章目录 前言存储器的相关约束ram_extractram_stylerom_extractrom_style 寄存器的相关约束 前言 这是这个话题的第三篇，最重要的前言是本文节选自：《FPGA之道》。 存储器的相关约束 与乘法器类似，当我们需要使用RAM或ROM作数据存储时，通常的做法也是调用IP核来进行配置。因此，当涉及到大量不同存储模块调用... 文章目录 前言存储器的相关约束ram_extractram_stylerom_extractrom_style 寄存器的相关约束 前言 这是这个话题的第三篇，最重要的前言是本文节选自：《FPGA之道》。 存储器的相关约束 与乘法器类似，当我们需要使用RAM或ROM作数据存储时，通常的做法也是调用IP核来进行配置。因此，当涉及到大量不同存储模块调用...
- 文章目录 概念多位阵列普通移位寄存器 概念 触发器与这两个称谓之间到底有着什么样的关系呢？ 事实上，在我们进行数字电路设计的时候，只需要关注于器件的功能和使用方式即可，而不需要对器件的实现原理和结构进行过多细节方面的了解，因此，通常将电平敏感型的触发器叫做锁存器，而将边沿敏感型的触发器叫做寄存器，并且，通常所说的锁存器，大多是指电平敏感型D触发... 文章目录 概念多位阵列普通移位寄存器 概念 触发器与这两个称谓之间到底有着什么样的关系呢？ 事实上，在我们进行数字电路设计的时候，只需要关注于器件的功能和使用方式即可，而不需要对器件的实现原理和结构进行过多细节方面的了解，因此，通常将电平敏感型的触发器叫做锁存器，而将边沿敏感型的触发器叫做寄存器，并且，通常所说的锁存器，大多是指电平敏感型D触发...
- 本篇博文是近来总结HDLBits系列的目录，点击蓝色字体即可进入查看具体内容。 HDLBits 系列（1）从HDLBits中获取灵感，整顿自己，稳步前行 HDLBits 系列（2）如何避免生成锁存器？ HDLBits 系列（3）Priority Encoder（Case/Casez） HDLBits 系列（4）如何设计一定不会产生L... 本篇博文是近来总结HDLBits系列的目录，点击蓝色字体即可进入查看具体内容。 HDLBits 系列（1）从HDLBits中获取灵感，整顿自己，稳步前行 HDLBits 系列（2）如何避免生成锁存器？ HDLBits 系列（3）Priority Encoder（Case/Casez） HDLBits 系列（4）如何设计一定不会产生L...
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