- 目录 前言 模60计数器 Verilog HDL语言描述 测试文件 仿真波形 RTL Schematic Technology Schematic 前言 看这篇文章前，推荐先看看模10计数器和模6计数器，因为模60计数器是由这两个计数器级联得到的。相关博文下面有说。 级联模60计数器由模6计数器和模10计数器组成，模10计数器计数到9，产生一个进位，这时... 目录 前言 模60计数器 Verilog HDL语言描述 测试文件 仿真波形 RTL Schematic Technology Schematic 前言 看这篇文章前，推荐先看看模10计数器和模6计数器，因为模60计数器是由这两个计数器级联得到的。相关博文下面有说。 级联模60计数器由模6计数器和模10计数器组成，模10计数器计数到9，产生一个进位，这时...
- 用户必须要认识到，学习一下技巧可以让更多的逻辑放在更少的Slice中，使工具能够达到既实现设计时序要求又满足用户对功耗的要求。而现在很多用户缺乏代码编写的想法，编写出一个有时序问题的设计。为了满足要求，就会不停修改，再综合再布局布线来满足自己的时序目标。其实，他们需要的是重新评估他们的HDL代码技术以及他们的控制信号。 例如，如何使用这些D触发器呢？首先说明几... 用户必须要认识到，学习一下技巧可以让更多的逻辑放在更少的Slice中，使工具能够达到既实现设计时序要求又满足用户对功耗的要求。而现在很多用户缺乏代码编写的想法，编写出一个有时序问题的设计。为了满足要求，就会不停修改，再综合再布局布线来满足自己的时序目标。其实，他们需要的是重新评估他们的HDL代码技术以及他们的控制信号。 例如，如何使用这些D触发器呢？首先说明几...
- 周期约束 周期概念是FPGA/ASIC时序定义的基础，周期（PERIOD）约束附加在时钟网线上，时序分析工具根据PERIOD约束检查时钟域内所有同步元件（包括寄存器、锁存器、同步RAM/ROM等）的时序是否满足要求。 PERIOD约束会自动处理寄存器时钟端的反相问题。如果相邻同步元件的时钟相位相反，那么它们之间的延时将被默认限制为PERIOD约束值的一半。 PERIOD... 周期约束 周期概念是FPGA/ASIC时序定义的基础，周期（PERIOD）约束附加在时钟网线上，时序分析工具根据PERIOD约束检查时钟域内所有同步元件（包括寄存器、锁存器、同步RAM/ROM等）的时序是否满足要求。 PERIOD约束会自动处理寄存器时钟端的反相问题。如果相邻同步元件的时钟相位相反，那么它们之间的延时将被默认限制为PERIOD约束值的一半。 PERIOD...
- 目录 边沿检测 这是如何实现的呢？ 下面给出Verilog HDL代码： 给出测试代码： 在Modelsim进行功能仿真： ISE中进行综合得到RTL Schematic： 边沿检测 顾名思义，就是检测一个信号的边沿，当信号上升沿或下降沿到来时，获取一个脉冲信号。 时序图如下图： 这是如何实现的呢？ 下面给出分析过程： 如下图： d0为输入... 目录 边沿检测 这是如何实现的呢？ 下面给出Verilog HDL代码： 给出测试代码： 在Modelsim进行功能仿真： ISE中进行综合得到RTL Schematic： 边沿检测 顾名思义，就是检测一个信号的边沿，当信号上升沿或下降沿到来时，获取一个脉冲信号。 时序图如下图： 这是如何实现的呢？ 下面给出分析过程： 如下图： d0为输入...
- FPGA（Field-Programmable Gate Array），即现场可编程门阵列，它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。对于时序如何用FPGA来分析与设计，本文将详细介绍。 基本的电子系统如图 1所示，一般自己的设计都需要时序分析，如图 1所示的Design，上部分为时序组... FPGA（Field-Programmable Gate Array），即现场可编程门阵列，它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。对于时序如何用FPGA来分析与设计，本文将详细介绍。 基本的电子系统如图 1所示，一般自己的设计都需要时序分析，如图 1所示的Design，上部分为时序组...
- 目录 静态时序分析（SAT） 相关参数分析 建立和保持时间 （数据输出延时）（触发器从时钟有效，数据从输入到达输出的时间）和缓冲延时 发射沿（launch edge）与锁存沿（latch edge） 数据到达时间（Data Arrival Time） 时钟到达时间（Clock Arrival Time） 时钟偏斜（Clock skew） 数据需求时间（Dat... 目录 静态时序分析（SAT） 相关参数分析 建立和保持时间 （数据输出延时）（触发器从时钟有效，数据从输入到达输出的时间）和缓冲延时 发射沿（launch edge）与锁存沿（latch edge） 数据到达时间（Data Arrival Time） 时钟到达时间（Clock Arrival Time） 时钟偏斜（Clock skew） 数据需求时间（Dat...
- 有关锁存器和触发器的区别，有很多种不同的说法，但本质上是一个意思，都十分的精辟和精彩，这里整理一下。 解释一、 锁存器是一种对脉冲电平（也就是0或者1）敏感的存储单元电路，而触发器是一种对脉冲边沿（即上升沿或者下降沿）敏感的存储电路。 解释二、 "触发器" 泛指一类电路结构, 它可以由触发信号 (如: 时钟, 置位, 复位等) 改变输出状态, 并保持这... 有关锁存器和触发器的区别，有很多种不同的说法，但本质上是一个意思，都十分的精辟和精彩，这里整理一下。 解释一、 锁存器是一种对脉冲电平（也就是0或者1）敏感的存储单元电路，而触发器是一种对脉冲边沿（即上升沿或者下降沿）敏感的存储电路。 解释二、 "触发器" 泛指一类电路结构, 它可以由触发信号 (如: 时钟, 置位, 复位等) 改变输出状态, 并保持这...
- 巴克码相关器 巴克码相关器原理：巴克码相关器能够检测巴克码序列峰值，并且能够在1bits错误情况下检测巴克码序列峰值。 巴克码是20世纪50年代初R.H巴克提出的一种具有特殊规律的二进制码组。它是一个非周期序列，一个n位的巴克码（x1, x3, ... xn），每个码元只可能取值 +1或 -1 。而十一位的巴克码是11’b11100010010 。 巴克码检测器... 巴克码相关器 巴克码相关器原理：巴克码相关器能够检测巴克码序列峰值，并且能够在1bits错误情况下检测巴克码序列峰值。 巴克码是20世纪50年代初R.H巴克提出的一种具有特殊规律的二进制码组。它是一个非周期序列，一个n位的巴克码（x1, x3, ... xn），每个码元只可能取值 +1或 -1 。而十一位的巴克码是11’b11100010010 。 巴克码检测器...
- BRAM（Block RAM）模块 Spartan-6中的BRAM存储18Kbit数据，能配置成两个独立的9Kbit BRAM或者一个18Kbit BRAM。每个RAM可以通过两个端口寻址，也可以配置成单口RAM。BRAM包含输出寄存器以增加流水线性能。BRAM 在器件中按列排列，其数量取决于Spartan-6 器件的容量。 BRAM 的功能介绍如下。每个BRAM 的存储容量... BRAM（Block RAM）模块 Spartan-6中的BRAM存储18Kbit数据，能配置成两个独立的9Kbit BRAM或者一个18Kbit BRAM。每个RAM可以通过两个端口寻址，也可以配置成单口RAM。BRAM包含输出寄存器以增加流水线性能。BRAM 在器件中按列排列，其数量取决于Spartan-6 器件的容量。 BRAM 的功能介绍如下。每个BRAM 的存储容量...
- 之前仔细的记录过一次PWM蜂鸣器的实验，见博文：全过程实现一个最简单的FPGA项目之PWM蜂鸣器控制，这里就不再仔细的写下全过程了，因为都是一样的过程，只记录一下做这个小实验的思路即可。 3-8译码器实验 SW3 SW6，SW5，SW4 复位 点亮LED X X,X,X 0 全灭 OFF X,X,X 1 全灭 ON OFF,OFF,OFF 1... 之前仔细的记录过一次PWM蜂鸣器的实验，见博文：全过程实现一个最简单的FPGA项目之PWM蜂鸣器控制，这里就不再仔细的写下全过程了，因为都是一样的过程，只记录一下做这个小实验的思路即可。 3-8译码器实验 SW3 SW6，SW5，SW4 复位 点亮LED X X,X,X 0 全灭 OFF X,X,X 1 全灭 ON OFF,OFF,OFF 1...
- RAM（Random Access Memory）,即随机访问存储器。其内部存储单元的内容可按需随意的取出或存入，且存、取的速度与存储单元在存储芯片中的位置无关。不过这种存储器在断电时将丢失其存储内容，故主要用于存储短时间使用的程序。一些典型的RAM芯片种类分别介绍如下： SRAM（Static Random Access Memory），即静态随机访问存储器。它是一种具有... RAM（Random Access Memory）,即随机访问存储器。其内部存储单元的内容可按需随意的取出或存入，且存、取的速度与存储单元在存储芯片中的位置无关。不过这种存储器在断电时将丢失其存储内容，故主要用于存储短时间使用的程序。一些典型的RAM芯片种类分别介绍如下： SRAM（Static Random Access Memory），即静态随机访问存储器。它是一种具有...
- 本博文内容来源于：《从算法设计到硬件逻辑的实现》，仅供学习交流使用！ 同步时序逻辑是指表示状态的寄存器组的值只可能在唯一确定的触发条件发生时刻改变。只能由时钟的正跳沿或负跳沿触发的状态机就是一例。always @(posedge clock) 就是一个同步时序逻辑的触发条件, 表示由该 always 控制的 begin end 块中寄存器变量重新赋值的情形只有可能在 cl... 本博文内容来源于：《从算法设计到硬件逻辑的实现》，仅供学习交流使用！ 同步时序逻辑是指表示状态的寄存器组的值只可能在唯一确定的触发条件发生时刻改变。只能由时钟的正跳沿或负跳沿触发的状态机就是一例。always @(posedge clock) 就是一个同步时序逻辑的触发条件, 表示由该 always 控制的 begin end 块中寄存器变量重新赋值的情形只有可能在 cl...
- 目录 背景 BUFG BUFGCE BUFGCE_1 BUFGMUX and BUFGMUX_1 BUFGP BUFH BUFIO2 BUFIO2FB 背景 在数据手册 Spartan-6 Libraries Guide for HDL Designs中看到了有关buffer的一些介绍，这里就根据掌握简记之。 从手册的开头声... 目录 背景 BUFG BUFGCE BUFGCE_1 BUFGMUX and BUFGMUX_1 BUFGP BUFH BUFIO2 BUFIO2FB 背景 在数据手册 Spartan-6 Libraries Guide for HDL Designs中看到了有关buffer的一些介绍，这里就根据掌握简记之。 从手册的开头声...
- Wallace树乘法器专题研究 绪论：在乘法器的设计中采用树形乘法器，可以减少关键路径和所需的加法器单元数目，Wallace树乘法器就是其中的一种。下面以一个4*4位乘法器为例介绍Wallace树乘法器及其Verilog HDL实现。 原理：Wallace树乘法器的运算原理如下： 从数据最密集的地方开始，不断的反复使用全加器、半加器来覆盖“树”。全加器是一个3输入2输出... Wallace树乘法器专题研究 绪论：在乘法器的设计中采用树形乘法器，可以减少关键路径和所需的加法器单元数目，Wallace树乘法器就是其中的一种。下面以一个4*4位乘法器为例介绍Wallace树乘法器及其Verilog HDL实现。 原理：Wallace树乘法器的运算原理如下： 从数据最密集的地方开始，不断的反复使用全加器、半加器来覆盖“树”。全加器是一个3输入2输出...
- FPGA进入到一个工艺越来越牛的境界，很多人在学习FPGA的时候还在墨守陈规的从Spartan3学起，还是在ISE开始着手，总是觉得工艺是类似的，方法也是类似的。在和很多工程师一起讨论的时候，就明确的告诉了他们，现在工艺的变化，FPGA已经进入到了一个很不一般的境界。正是这个境界的变化，让FPGA这个不太大众的芯片终于开始逐步的替代了ASIC和ASSP。... FPGA进入到一个工艺越来越牛的境界，很多人在学习FPGA的时候还在墨守陈规的从Spartan3学起，还是在ISE开始着手，总是觉得工艺是类似的，方法也是类似的。在和很多工程师一起讨论的时候，就明确的告诉了他们，现在工艺的变化，FPGA已经进入到了一个很不一般的境界。正是这个境界的变化，让FPGA这个不太大众的芯片终于开始逐步的替代了ASIC和ASSP。...
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