- 文章目录 前言BLOCK RAMDSP 前言 BLOCK RAM以及DSP都是FPGA内部嵌入的硬核资源，也可以说很底层的资源了，二者为开阔FPGA的应用途径起到了很大的作用，BRAM的出现在很多种情况下节省了FPGA内部的寄存器资源，对于需要稍大容量存储的数据可以使用BRAM来实现，而DSP是进行信号处理的重要单元，很多种数学运算都可以通过DSP核... 文章目录 前言BLOCK RAMDSP 前言 BLOCK RAM以及DSP都是FPGA内部嵌入的硬核资源，也可以说很底层的资源了，二者为开阔FPGA的应用途径起到了很大的作用，BRAM的出现在很多种情况下节省了FPGA内部的寄存器资源，对于需要稍大容量存储的数据可以使用BRAM来实现，而DSP是进行信号处理的重要单元，很多种数学运算都可以通过DSP核...
- 前言 对于使用FPGA进行项目开发的FPGA开发者来说，大多数是自己定制一整套系统，这样对于系统原理图的绘制必不可少。在涉及FPGA这一块，我们可以发现对于FPGA芯片的供电是一个有讲究的事情，下面内容摘自《FPGA之道》这本书，对于FPGA的供电系统进行学习。 FPGA芯片的供电 任何电路的工作都离不开电源的供给，FPGA芯片也一样。一般来说，FPGA芯片在正常... 前言 对于使用FPGA进行项目开发的FPGA开发者来说，大多数是自己定制一整套系统，这样对于系统原理图的绘制必不可少。在涉及FPGA这一块，我们可以发现对于FPGA芯片的供电是一个有讲究的事情，下面内容摘自《FPGA之道》这本书，对于FPGA的供电系统进行学习。 FPGA芯片的供电 任何电路的工作都离不开电源的供给，FPGA芯片也一样。一般来说，FPGA芯片在正常...
- 文章目录 前言Verilog初始化Verilog的操作符号Verilog赋值运算符连续赋值符号阻塞赋值符号非阻塞赋值符号映射赋值符号位置赋值 Verilog按位运算符~&|^~^ Verilog归约运算符&~&|~|^~^ Verilog算数运算符+-*/%** Verilog关系运算符Verilog逻辑运算符Verilog迭代连接运算符... 文章目录 前言Verilog初始化Verilog的操作符号Verilog赋值运算符连续赋值符号阻塞赋值符号非阻塞赋值符号映射赋值符号位置赋值 Verilog按位运算符~&|^~^ Verilog归约运算符&~&|~|^~^ Verilog算数运算符+-*/%** Verilog关系运算符Verilog逻辑运算符Verilog迭代连接运算符...
- 文章目录 前言双阈值标准TTLLVTTLLVTTL3V3LVTTL2V5 CMOSLVCOMSLVCOMS3V3LVCOMS2V5LVCOMS1V8LVCOMS1V5LVCOMS1V2 LVDSRS232RS485不同标准之间能否混连？ 前言 我们在对FPGA项目进行约束的时候，常常看到这样的电平标准，例如LVCOM18，LVCOS25，LVDS，L... 文章目录 前言双阈值标准TTLLVTTLLVTTL3V3LVTTL2V5 CMOSLVCOMSLVCOMS3V3LVCOMS2V5LVCOMS1V8LVCOMS1V5LVCOMS1V2 LVDSRS232RS485不同标准之间能否混连？ 前言 我们在对FPGA项目进行约束的时候，常常看到这样的电平标准，例如LVCOM18，LVCOS25，LVDS，L...
- 文章目录 前言设计的分类按功能分按面向分按速度和规模分按速度分按规模分按速度、规模分 前言 本文摘自《FPGA之道》，一看来学习下作者的看法。 设计的分类 抛开应用背景、科研领域不谈，单从FPGA设计本身的一些特性出发，就可以将它划分成若干个基本类别。在动手用HDL代码实现FPGA设计之前，最好先分析一下待实现的FPGA设计具有哪一个或者哪... 文章目录 前言设计的分类按功能分按面向分按速度和规模分按速度分按规模分按速度、规模分 前言 本文摘自《FPGA之道》，一看来学习下作者的看法。 设计的分类 抛开应用背景、科研领域不谈，单从FPGA设计本身的一些特性出发，就可以将它划分成若干个基本类别。在动手用HDL代码实现FPGA设计之前，最好先分析一下待实现的FPGA设计具有哪一个或者哪...
- 文章目录 前言VHDL的并行语句VHDL直接信号赋值语句VHDL条件式信号设置语句VHDL选择式信号设置语句VHDL进程语句时钟事件表示方法纯组合process纯时序process具有同步复位的process具有异步复位的process具有混合复位的processVHDL块语句VHDL元件例化语句VHDL生成语句条件生成VHDL函数调用语句 前言... 文章目录 前言VHDL的并行语句VHDL直接信号赋值语句VHDL条件式信号设置语句VHDL选择式信号设置语句VHDL进程语句时钟事件表示方法纯组合process纯时序process具有同步复位的process具有异步复位的process具有混合复位的processVHDL块语句VHDL元件例化语句VHDL生成语句条件生成VHDL函数调用语句 前言...
- 博文目录 写在前面正文同步FIFO回顾$clog2()系统函数使用综合属性控制资源使用 异步FIFO设计FIFO用途回顾异步FIFO原理回顾异步FIFO设计异步FIFO仿真 参考资料交个朋友 写在前面 一开始是想既然是极简教程，就应该只给出FIFO的概念，没想到还是给出了同步以及异步FIFO的设计，要不然总感觉内容不完整，也好，自己设计的FIF... 博文目录 写在前面正文同步FIFO回顾$clog2()系统函数使用综合属性控制资源使用 异步FIFO设计FIFO用途回顾异步FIFO原理回顾异步FIFO设计异步FIFO仿真 参考资料交个朋友 写在前面 一开始是想既然是极简教程，就应该只给出FIFO的概念，没想到还是给出了同步以及异步FIFO的设计，要不然总感觉内容不完整，也好，自己设计的FIF...
- 文章目录 Aurora IP核介绍整体介绍大小端Framing or Streaming User Interfaceframing 接口介绍framing 结构几个frame的例子streaming接口介绍Streaming接口发送数据实例streaming接口接受数据实例 写在最后同行邀请参考资料 Aurora IP核介绍 整体介绍 FP... 文章目录 Aurora IP核介绍整体介绍大小端Framing or Streaming User Interfaceframing 接口介绍framing 结构几个frame的例子streaming接口介绍Streaming接口发送数据实例streaming接口接受数据实例 写在最后同行邀请参考资料 Aurora IP核介绍 整体介绍 FP...
- 文章目录 前言开发板制作 前言 学习FPGA的初期，我们习惯到网上买一款FPGA开发板，这是新手学习FPGA开发的最佳途径，负责任的开发板制作者会提供相应的教程供练习，毕竟能动手操作上板子才是真正玩过FPGA，纸上谈兵始终是难以成长起来的。 但在高校或者研究所等场合更多的是跟着负责人或者导师自己制作FPGA开发板以适应项目需求。 上面提供的两种方式也... 文章目录 前言开发板制作 前言 学习FPGA的初期，我们习惯到网上买一款FPGA开发板，这是新手学习FPGA开发的最佳途径，负责任的开发板制作者会提供相应的教程供练习，毕竟能动手操作上板子才是真正玩过FPGA，纸上谈兵始终是难以成长起来的。 但在高校或者研究所等场合更多的是跟着负责人或者导师自己制作FPGA开发板以适应项目需求。 上面提供的两种方式也...
- 文章目录 前言提高设计的自测性增加测试管脚状态寄存器集虚拟示波器ChipScope&SignalTap自己编写VirtualScope 编写激励发生测试模块 前言 本文节选自《FPGA之道》。 提高设计的自测性 也许在FPGA设计的板级测试之前，我们已经做了充分的功能和时序仿真，但是仿真毕竟是仿真，它与实际情况之间还是或多或少的存在一定的... 文章目录 前言提高设计的自测性增加测试管脚状态寄存器集虚拟示波器ChipScope&SignalTap自己编写VirtualScope 编写激励发生测试模块 前言 本文节选自《FPGA之道》。 提高设计的自测性 也许在FPGA设计的板级测试之前，我们已经做了充分的功能和时序仿真，但是仿真毕竟是仿真，它与实际情况之间还是或多或少的存在一定的...
- 文章目录 前言多比特信号跨时钟域处理的场景与方案MUX同步器参考资料 前言 信号的跨时钟传输的方法很多，在上篇专栏中，就说了两种有关单比特脉冲信号的跨时钟域传输问题，FPGA逻辑设计回顾（4）亚稳态与单比特脉冲信号的CDC处理问题，建议大家看看，后面我还会扩展更多的方法。本篇承接上一篇文章，和单比特有点关系，但是是一种处理多比特信号的跨时钟域方... 文章目录 前言多比特信号跨时钟域处理的场景与方案MUX同步器参考资料 前言 信号的跨时钟传输的方法很多，在上篇专栏中，就说了两种有关单比特脉冲信号的跨时钟域传输问题，FPGA逻辑设计回顾（4）亚稳态与单比特脉冲信号的CDC处理问题，建议大家看看，后面我还会扩展更多的方法。本篇承接上一篇文章，和单比特有点关系，但是是一种处理多比特信号的跨时钟域方...
- 前言 本文首发：FPGA的设计艺术（3）静态时序分析，我的易百纳技术社区专栏。 同行邀请消息：FPGA/IC Technology Exchange 什么是静态时序分析（STA）？ 静态时序分析介绍 静态时序分析（STA）是一种通过检查所有可能的路径是否存在时序违规来验证设计时序性能的方法。 STA将设计分解为时序路径，计算沿每个路径的信号传播延迟，并检查设计... 前言 本文首发：FPGA的设计艺术（3）静态时序分析，我的易百纳技术社区专栏。 同行邀请消息：FPGA/IC Technology Exchange 什么是静态时序分析（STA）？ 静态时序分析介绍 静态时序分析（STA）是一种通过检查所有可能的路径是否存在时序违规来验证设计时序性能的方法。 STA将设计分解为时序路径，计算沿每个路径的信号传播延迟，并检查设计...
- 博文目录 写在前面正文什么是D锁存器？锁存器是如何生成的？如何避免生成锁存器？ 参考资料交个朋友 写在前面 个人微信公众号： FPGA LAB个人博客首页注：学习交流使用！ 本文我们将讨论两个问题： 什么是锁存器？如何避免生成锁存器？ 正文 在FPGA设计中永远不要使用锁存器！但好像没人在FPGA设计中故意设计锁存器，那为什么要讨论锁... 博文目录 写在前面正文什么是D锁存器？锁存器是如何生成的？如何避免生成锁存器？ 参考资料交个朋友 写在前面 个人微信公众号： FPGA LAB个人博客首页注：学习交流使用！ 本文我们将讨论两个问题： 什么是锁存器？如何避免生成锁存器？ 正文 在FPGA设计中永远不要使用锁存器！但好像没人在FPGA设计中故意设计锁存器，那为什么要讨论锁...
- 前言 本文首发：FPGA的设计艺术（5）STA实战之时钟偏斜对建立保持时间的影响以及时序报告分析。 STA回顾 70年代的时序是通过Spice仿真执行的。80年代的时序包括在Verilog仿真中，以确定设计是否足够快。两种方法都存在两个问题（动态时序）： 1）分析仅与仿真一样–仅在仿真执行的情况下才发现问题 2）逻辑仿真慢5到10倍 静态时序更全面，通过计算设计... 前言 本文首发：FPGA的设计艺术（5）STA实战之时钟偏斜对建立保持时间的影响以及时序报告分析。 STA回顾 70年代的时序是通过Spice仿真执行的。80年代的时序包括在Verilog仿真中，以确定设计是否足够快。两种方法都存在两个问题（动态时序）： 1）分析仅与仿真一样–仅在仿真执行的情况下才发现问题 2）逻辑仿真慢5到10倍 静态时序更全面，通过计算设计...
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