- 要实现一个32位的加减器,加减由变量sub来决定,sub为0时,实现add,否则,实现sub。 输入输出变量有: input [31:0] a, input [31:0] b, input sub, input cin, output cout, output [31:0] out; 要实现相加,则a和b相加;要实现相减,则a加上-b的补码。 相减,在数字电... 要实现一个32位的加减器,加减由变量sub来决定,sub为0时,实现add,否则,实现sub。 输入输出变量有: input [31:0] a, input [31:0] b, input sub, input cin, output cout, output [31:0] out; 要实现相加,则a和b相加;要实现相减,则a加上-b的补码。 相减,在数字电...
- 文章目录 前言DCM与PLLPLL模块基本端口简介时钟输入、输出端口时钟反馈端口PLL锁定指示端口PLL复位端口PLL配置端口 DCM模块基本端口简介时钟输入端口时钟输出端口分类时钟属性与输入、输出时钟频率的关系时钟输出的微调相移时钟反馈端口DCM锁定指示端口DCM复位端口DCM配置端口 应用场合时钟倍频时钟分频大范围频率合成时钟去抖时钟移相去抖+高精移相时钟去... 文章目录 前言DCM与PLLPLL模块基本端口简介时钟输入、输出端口时钟反馈端口PLL锁定指示端口PLL复位端口PLL配置端口 DCM模块基本端口简介时钟输入端口时钟输出端口分类时钟属性与输入、输出时钟频率的关系时钟输出的微调相移时钟反馈端口DCM锁定指示端口DCM复位端口DCM配置端口 应用场合时钟倍频时钟分频大范围频率合成时钟去抖时钟移相去抖+高精移相时钟去...
- 文章目录 前言FPGA设计的时序分析一、时序分析的概念和必要性。二、时序分析的分类三、时序分析工具介绍。四、时序约束与时序分析的关系。五、时序分析的好处与隐患。六、时序分析环节的输出。 前言 时序分析是FPGA开发中十分关键的一个过程,也是复杂FPGA系统开发必须进行的一步,下面摘自《FPGA之道》,一起看看对于时序分析的观点。 FPGA设计... 文章目录 前言FPGA设计的时序分析一、时序分析的概念和必要性。二、时序分析的分类三、时序分析工具介绍。四、时序约束与时序分析的关系。五、时序分析的好处与隐患。六、时序分析环节的输出。 前言 时序分析是FPGA开发中十分关键的一个过程,也是复杂FPGA系统开发必须进行的一步,下面摘自《FPGA之道》,一起看看对于时序分析的观点。 FPGA设计...
- 文章目录 前言背景PLLXilinx公司的锁相环结构简介Altera公司的锁相环结构简介 DCM 前言 2020年2月10日15:02:18 这个时间的FPGA发展可以说已经很成熟了,Xilinx早已推出了ZYNQ系列,并推出了新工具VITIS 2019.2,当然Vivado并没有淘汰也几乎不可能淘汰,VITIS 2019.2自然也内含了Vivado... 文章目录 前言背景PLLXilinx公司的锁相环结构简介Altera公司的锁相环结构简介 DCM 前言 2020年2月10日15:02:18 这个时间的FPGA发展可以说已经很成熟了,Xilinx早已推出了ZYNQ系列,并推出了新工具VITIS 2019.2,当然Vivado并没有淘汰也几乎不可能淘汰,VITIS 2019.2自然也内含了Vivado...
- 博文目录 写在前面正文关于UART的介绍UART通信过程UART、RS232以及TTL之间的关系UART的使用场合有关UART的总结调试UART的技巧UART的Verilog实现波特率问题发送模块接收模块 UART和移位寄存器之间的关系? 参考资料交个朋友 写在前面 相关博文1:详解移位寄存器 相关博文2:uart的一些相关博客 个人微... 博文目录 写在前面正文关于UART的介绍UART通信过程UART、RS232以及TTL之间的关系UART的使用场合有关UART的总结调试UART的技巧UART的Verilog实现波特率问题发送模块接收模块 UART和移位寄存器之间的关系? 参考资料交个朋友 写在前面 相关博文1:详解移位寄存器 相关博文2:uart的一些相关博客 个人微...
- 文章目录 VHDL的signal、variable与constantSignalVariableConstant命名规则 VHDL的signal、variable与constant 无论是软件还是硬件程序设计,赋值操作都贯穿代码始终,任何功能、计算、调用最终都要转化为赋值,如果要做统计的话,赋值操作符出现的次数几乎是与代码行数相同的,由此可见赋... 文章目录 VHDL的signal、variable与constantSignalVariableConstant命名规则 VHDL的signal、variable与constant 无论是软件还是硬件程序设计,赋值操作都贯穿代码始终,任何功能、计算、调用最终都要转化为赋值,如果要做统计的话,赋值操作符出现的次数几乎是与代码行数相同的,由此可见赋...
- 自从召集2020届校招同行加入新建立的“IC/FPGA校招笔试面试交流群“,见识到了很多关于建立时间和保持时间分析的题目,在为别人解答疑惑,以及别人为自己解答疑惑的同时,自己对于知识的理解更加深刻了。 对于建立时间而言,从单独的对触发器的建立时间和保持时间的分析到了对电路(系统)的建立时间到保持时间的分析,前者是核心,后者是扩展,后者建立在前者的基础之上进行推到得到,同时也... 自从召集2020届校招同行加入新建立的“IC/FPGA校招笔试面试交流群“,见识到了很多关于建立时间和保持时间分析的题目,在为别人解答疑惑,以及别人为自己解答疑惑的同时,自己对于知识的理解更加深刻了。 对于建立时间而言,从单独的对触发器的建立时间和保持时间的分析到了对电路(系统)的建立时间到保持时间的分析,前者是核心,后者是扩展,后者建立在前者的基础之上进行推到得到,同时也...
- 文章目录 前言状态机的模型Moore型状态机Moore 1型Moore 2型Moore 3型 Mealy型状态机Mealy 1型Mealy 2型Mealy 3型 Mix型状态机 前言 上篇博文讲了状态机的概念,这篇博文同样摘自于《FPGA之道》,一起来看下状态机的模型,和我们所认识的状态机有什么区别? 其实没什么区别,只不过作者更加的细致,对状态机研... 文章目录 前言状态机的模型Moore型状态机Moore 1型Moore 2型Moore 3型 Mealy型状态机Mealy 1型Mealy 2型Mealy 3型 Mix型状态机 前言 上篇博文讲了状态机的概念,这篇博文同样摘自于《FPGA之道》,一起来看下状态机的模型,和我们所认识的状态机有什么区别? 其实没什么区别,只不过作者更加的细致,对状态机研...
- 文章目录 前言原语的使用什么是原语需要使用原语的情况时钟相关原语差分输入、输出原语接口相关原语 用原语表示IP核的好处UDP 简介 前言 本文节选自《FPGA之道》。 原语的使用 什么是原语 原语,英文名称primitive,是FPGA软件集成开发环境所提供的一系列底层逻辑功能单元。由于是底层逻辑功能单元,所以它们往往跟目标FPGA芯片以及芯片... 文章目录 前言原语的使用什么是原语需要使用原语的情况时钟相关原语差分输入、输出原语接口相关原语 用原语表示IP核的好处UDP 简介 前言 本文节选自《FPGA之道》。 原语的使用 什么是原语 原语,英文名称primitive,是FPGA软件集成开发环境所提供的一系列底层逻辑功能单元。由于是底层逻辑功能单元,所以它们往往跟目标FPGA芯片以及芯片...
- 文章目录 前言Verilog中的编写注意事项大小写敏感Verilog中的关键字范围定义的正确使用不要省略begin与end注释中斜杠的方向编译指令中的前导符号混用阻塞和非阻塞赋值的危害 仿真雷区阻塞赋值顺序敏感量表缺失仿真死循环少用生僻语句 前言 同VHDL一样,Verilog编写已有一些注意事项,但是比较少,下面摘自《FPGA之道》一起看下作者... 文章目录 前言Verilog中的编写注意事项大小写敏感Verilog中的关键字范围定义的正确使用不要省略begin与end注释中斜杠的方向编译指令中的前导符号混用阻塞和非阻塞赋值的危害 仿真雷区阻塞赋值顺序敏感量表缺失仿真死循环少用生僻语句 前言 同VHDL一样,Verilog编写已有一些注意事项,但是比较少,下面摘自《FPGA之道》一起看下作者...
- 上午刚参加完一场面试,晚上又有大疆的FPGA笔试题要做,下午临时磨刀,找点往年的笔试题练练手: 1 如果只使用2选1mux完成异或逻辑,至少需要几个mux? 这类问题,我在以前的博客中练习过:https://blog.csdn.net/Reborn_Lee/article/details/89518120 至于思路,我在后面给出,先写出表达式,在根据表达式画出原理图: ... 上午刚参加完一场面试,晚上又有大疆的FPGA笔试题要做,下午临时磨刀,找点往年的笔试题练练手: 1 如果只使用2选1mux完成异或逻辑,至少需要几个mux? 这类问题,我在以前的博客中练习过:https://blog.csdn.net/Reborn_Lee/article/details/89518120 至于思路,我在后面给出,先写出表达式,在根据表达式画出原理图: ...
- 文章目录 前言一道时序分析的例题解答一:能否正确工作分析解答二:最大时钟速率分析延伸二:最小时钟速率?解答三:保持时间不足情形分析 前言 本文来自于《FPGA 之道》,在正式讲解时序分析之前,作者给出了一道时序分析的例题,体会下人工分析时序的例子,挺有意思,一起看下。 时序分析在FPGA当中,算是有点烧脑的内容,通过都是通过画图的方式理解,比较通俗,... 文章目录 前言一道时序分析的例题解答一:能否正确工作分析解答二:最大时钟速率分析延伸二:最小时钟速率?解答三:保持时间不足情形分析 前言 本文来自于《FPGA 之道》,在正式讲解时序分析之前,作者给出了一道时序分析的例题,体会下人工分析时序的例子,挺有意思,一起看下。 时序分析在FPGA当中,算是有点烧脑的内容,通过都是通过画图的方式理解,比较通俗,...
- 文章目录 前言正文语法格式initial块是用来干什么的?initial块何时开始又何时结束?一个模块中允许有多少个initial块? 参考资料写在最后 前言 仿真中通常会依次执行一组Verilog语句。这些语句被放置在一个程序块中。在Verilog中主要有两种类型的程序块–initial块和always块。 正文 语法格式 initial块可... 文章目录 前言正文语法格式initial块是用来干什么的?initial块何时开始又何时结束?一个模块中允许有多少个initial块? 参考资料写在最后 前言 仿真中通常会依次执行一组Verilog语句。这些语句被放置在一个程序块中。在Verilog中主要有两种类型的程序块–initial块和always块。 正文 语法格式 initial块可...
- 文章目录 前言状态机的实现方式基于LUT的实现方式浅析基于RAM的实现方式浅析可行性分析实现思路简介基于BRAM自行设计状态机的好处 显式状态机与隐式状态机概念简介显式状态机的描述示例隐式状态机的描述示例 前言 本文摘自《FPGA之道》,这是这本书中描述状态机的最后一部分,一起来看看作者对于状态机的实现方式的见解。 状态机的实现方式 编译器... 文章目录 前言状态机的实现方式基于LUT的实现方式浅析基于RAM的实现方式浅析可行性分析实现思路简介基于BRAM自行设计状态机的好处 显式状态机与隐式状态机概念简介显式状态机的描述示例隐式状态机的描述示例 前言 本文摘自《FPGA之道》,这是这本书中描述状态机的最后一部分,一起来看看作者对于状态机的实现方式的见解。 状态机的实现方式 编译器...
- 文章目录 前言名称对比分析“软件”对比“硬件”“设计”对比“描述” 抽象层级对比编译原理对比执行方式对比软件程序的执行方式FPGA程序的执行方式资源占用与释放 前言 一言以蔽之,软件编程与FPGA编程之间最本质的区别在于FPGA编程是并行的,而软件编程是串行的,为了更深刻理解这句话,我们看FPGA之道中对这一区别是如何解释的。 名称对比分析 ... 文章目录 前言名称对比分析“软件”对比“硬件”“设计”对比“描述” 抽象层级对比编译原理对比执行方式对比软件程序的执行方式FPGA程序的执行方式资源占用与释放 前言 一言以蔽之,软件编程与FPGA编程之间最本质的区别在于FPGA编程是并行的,而软件编程是串行的,为了更深刻理解这句话,我们看FPGA之道中对这一区别是如何解释的。 名称对比分析 ...
上滑加载中
推荐直播
-
GaussDB数据库介绍
2025/01/07 周二 16:00-18:00
Steven 华为云学堂技术讲师
本期直播将介绍GaussDB数据库的发展历程、优势、架构、关键特性和部署模式等,旨在帮助开发者了解GaussDB数据库,并通过手把手实验教大家如何在华为云部署GaussDB数据库和使用gsql连接GaussDB数据库。
去报名 -
DTT年度收官盛典:华为开发者空间大咖汇,共探云端开发创新
2025/01/08 周三 16:30-18:00
Yawei 华为云开发工具和效率首席专家 Edwin 华为开发者空间产品总监
数字化转型进程持续加速,驱动着技术革新发展,华为开发者空间如何巧妙整合鸿蒙、昇腾、鲲鹏等核心资源,打破平台间的壁垒,实现跨平台协同?在科技迅猛发展的今天,开发者们如何迅速把握机遇,实现高效、创新的技术突破?DTT 年度收官盛典,将与大家共同探索华为开发者空间的创新奥秘。
去报名 -
GaussDB应用实战:手把手带你写SQL
2025/01/09 周四 16:00-18:00
Steven 华为云学堂技术讲师
本期直播将围绕数据库中常用的数据类型、数据库对象、系统函数及操作符等内容展开介绍,帮助初学者掌握SQL入门级的基础语法。同时在线手把手教你写好SQL。
去报名
热门标签