- 我们常常会看到IC/FPGA的笔试题中经常会让求最小时钟周期或者最高时钟频率问题，这些也不是没有道理的，它是时序分析的基础，周期约束的根据也是如此。 FPGA系统设计通常分为两种，一种是给定时钟频率，这时系统设计的目标是确保两个触发器之间的延迟不会超过1个时钟周期。我们需要控制逻辑门延迟，使得门延迟不会大于最大门延迟（它会出题让你算最大门延迟）。 另一类是时钟频率不固定，... 我们常常会看到IC/FPGA的笔试题中经常会让求最小时钟周期或者最高时钟频率问题，这些也不是没有道理的，它是时序分析的基础，周期约束的根据也是如此。 FPGA系统设计通常分为两种，一种是给定时钟频率，这时系统设计的目标是确保两个触发器之间的延迟不会超过1个时钟周期。我们需要控制逻辑门延迟，使得门延迟不会大于最大门延迟（它会出题让你算最大门延迟）。 另一类是时钟频率不固定，...
- 说明：使用LCD1602显示普通字符 设备： 接上1602 可参考教材或下面提供的代码。 程序： #include<8052.h> #define uchar unsigned char#define uint unsigned int #define lcden P1_2#define lcdrs P1_0#define rw P1_... 说明：使用LCD1602显示普通字符 设备： 接上1602 可参考教材或下面提供的代码。 程序： #include<8052.h> #define uchar unsigned char#define uint unsigned int #define lcden P1_2#define lcdrs P1_0#define rw P1_...
- PyRobot: An Open Source Robotics Research Platform https://pyrobot.org 这里以机器人操作系统（ROS）为例，简要介绍一下。 为什么选用机器人操作系统？目的：通过标准消息等，控制任意机器人。 以Cozmo机器人为例： 启动Cozmo的ros2驱动： 2019-06-24 1... PyRobot: An Open Source Robotics Research Platform https://pyrobot.org 这里以机器人操作系统（ROS）为例，简要介绍一下。 为什么选用机器人操作系统？目的：通过标准消息等，控制任意机器人。 以Cozmo机器人为例： 启动Cozmo的ros2驱动： 2019-06-24 1...
- 文章目录 前言复位的设计为什么FPGA设计中要有复位复位方式的分类同步复位异步复位 复位的设计方法同步信号同步复位同步信号异步复位异步信号同步复位异步信号异步复位 复位高扇出的解决方案寄存器的复制正确的利用全局时钟树减少不必要的复位扇出 全局复位与局部复位 前言 复位设计在FPGA以及IC设计中，是一个十分重要的话题，关于这个话题，之前也作为重点总结... 文章目录 前言复位的设计为什么FPGA设计中要有复位复位方式的分类同步复位异步复位 复位的设计方法同步信号同步复位同步信号异步复位异步信号同步复位异步信号异步复位 复位高扇出的解决方案寄存器的复制正确的利用全局时钟树减少不必要的复位扇出 全局复位与局部复位 前言 复位设计在FPGA以及IC设计中，是一个十分重要的话题，关于这个话题，之前也作为重点总结...
- 博文目录 写在前面正文按顺序排列的端口连接按名称排列的端口连接未连接/悬空端口处理关于模块端口的说明 参考资料交个朋友 写在前面 此系列相关博文： Verilog初级教程（6）Verilog模块与端口 Verilog初级教程（5）Verilog中的多维数组和存储器 Verilog初级教程（4）Verilog中的标量与向量 Verilog初... 博文目录 写在前面正文按顺序排列的端口连接按名称排列的端口连接未连接/悬空端口处理关于模块端口的说明 参考资料交个朋友 写在前面 此系列相关博文： Verilog初级教程（6）Verilog模块与端口 Verilog初级教程（5）Verilog中的多维数组和存储器 Verilog初级教程（4）Verilog中的标量与向量 Verilog初...
- 说明：使用 STC89C52 设计入侵检测系统,给出方案和核心代码,需满足下列要求: 1. 发现入侵立刻开启 LED 闪烁警示 2. 入侵超过 5s 警报响起 3. 手动清除声光报警时,需输入安许可防密码 设备： 入侵检测示意 也可采用按键模拟入侵信号，具体程序如下所示。但一定要掌握流程图和小系统设计的一般思路方法。 使用ROS将入侵信号接入机器人物... 说明：使用 STC89C52 设计入侵检测系统,给出方案和核心代码,需满足下列要求: 1. 发现入侵立刻开启 LED 闪烁警示 2. 入侵超过 5s 警报响起 3. 手动清除声光报警时,需输入安许可防密码 设备： 入侵检测示意 也可采用按键模拟入侵信号，具体程序如下所示。但一定要掌握流程图和小系统设计的一般思路方法。 使用ROS将入侵信号接入机器人物...
- Vivado运行完Implementation后，Design Runs都会有如下的提示： 当然Timing Summary中也会有： 从上面的Design Timing Summary中可以看出，WNS以及TNS是针对Setup Time Check的，而WHS以及TNS是针对Hold Time Check的， Design Timing Su... Vivado运行完Implementation后，Design Runs都会有如下的提示： 当然Timing Summary中也会有： 从上面的Design Timing Summary中可以看出，WNS以及TNS是针对Setup Time Check的，而WHS以及TNS是针对Hold Time Check的， Design Timing Su...
- 上篇博文写了一些有关CMOS门电路的基础内容，相信认真看完，一定能画出各种CMOS门电路：CMOS门电路，这些是最常考的基础内容。 下面简单介绍一下其他概念题目： 1、 解释一下Vih，Vil，Vol，Voh，Vt。 这些是有关逻辑电平的一些概念： 输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电... 上篇博文写了一些有关CMOS门电路的基础内容，相信认真看完，一定能画出各种CMOS门电路：CMOS门电路，这些是最常考的基础内容。 下面简单介绍一下其他概念题目： 1、 解释一下Vih，Vil，Vol，Voh，Vt。 这些是有关逻辑电平的一些概念： 输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电...
- 文章目录 前言Verilog数据类型Verilog四值逻辑系统寄存器数据类型regintegerreal 线网数据类型wiretrisupply1/supply0wand/triandwor/triortri1/tri0/ trireg 参数数据类型parameterlocalparamspecparam 如何定义数组常量表示方法二进制表示法八进制表示法十六进制... 文章目录 前言Verilog数据类型Verilog四值逻辑系统寄存器数据类型regintegerreal 线网数据类型wiretrisupply1/supply0wand/triandwor/triortri1/tri0/ trireg 参数数据类型parameterlocalparamspecparam 如何定义数组常量表示方法二进制表示法八进制表示法十六进制...
- 文章目录 前言仿真语法Graphic Waveform数字波形简介从实际到仿真实际系统检测软件仿真模拟 “Hello world”之Graphic Waveform待仿真设计 一些绘制波形的操作添加端口创建时钟信号钳制与释放信号电平翻转生成随机序列总线设置 一些观察波形的操作波形缩放总线观察添加时标边沿寻找 波形仿真结果分析及重要注意事项一、如果判断仿真结果对与... 文章目录 前言仿真语法Graphic Waveform数字波形简介从实际到仿真实际系统检测软件仿真模拟 “Hello world”之Graphic Waveform待仿真设计 一些绘制波形的操作添加端口创建时钟信号钳制与释放信号电平翻转生成随机序列总线设置 一些观察波形的操作波形缩放总线观察添加时标边沿寻找 波形仿真结果分析及重要注意事项一、如果判断仿真结果对与...
- 控制信号（单脉冲信号）的跨时钟域传输问题存在两种情况，一种是从快时钟域到慢时钟域传输，如果用慢时钟强行采样快时钟域内的控制信号，可能存在采样不到信号的情况，而且很大概率采不到信号；另一种情况是从慢时钟域到快时钟域的控制信号传输问题，这种情况，快时钟一定能采样到慢时钟域内的控制信号，但是可能出现亚稳态问题； 下面针对这两种情况进行处理： 快时钟到慢时钟 有... 控制信号（单脉冲信号）的跨时钟域传输问题存在两种情况，一种是从快时钟域到慢时钟域传输，如果用慢时钟强行采样快时钟域内的控制信号，可能存在采样不到信号的情况，而且很大概率采不到信号；另一种情况是从慢时钟域到快时钟域的控制信号传输问题，这种情况，快时钟一定能采样到慢时钟域内的控制信号，但是可能出现亚稳态问题； 下面针对这两种情况进行处理： 快时钟到慢时钟 有...
- 目录 亚稳态（Metastability） 单比特信号同步 慢时钟域到快时钟域 快时钟域到慢时钟域 多比特信号同步 Handshake Mechanism 异步FIFO 参考链接 写在最后 这篇博文在于规范解释一些时序相关的概念，尽管之前也已经写过了很多类似的东西，但今天是站在校招结束的状态下做的一些总结，纯粹是想规范下自己的思路，但同时也会引用到之前相... 目录 亚稳态（Metastability） 单比特信号同步 慢时钟域到快时钟域 快时钟域到慢时钟域 多比特信号同步 Handshake Mechanism 异步FIFO 参考链接 写在最后 这篇博文在于规范解释一些时序相关的概念，尽管之前也已经写过了很多类似的东西，但今天是站在校招结束的状态下做的一些总结，纯粹是想规范下自己的思路，但同时也会引用到之前相...
- 文章目录 前言内部时钟相关时序分析单时钟域时序分析多时钟域时序分析同源时钟的时序分析PLL、DCM的时序分析相关时钟的时序分析数据用作时钟的时序分析异步逻辑时序分析多时钟驱动同一时钟域的时序分析Latch相关的时序分析 前言 本文摘自于：《FPGA之道》。 内部时钟相关时序分析 时序分析的情形可以概括分为两大类：一类是和内部时钟相关的时序分析，它... 文章目录 前言内部时钟相关时序分析单时钟域时序分析多时钟域时序分析同源时钟的时序分析PLL、DCM的时序分析相关时钟的时序分析数据用作时钟的时序分析异步逻辑时序分析多时钟驱动同一时钟域的时序分析Latch相关的时序分析 前言 本文摘自于：《FPGA之道》。 内部时钟相关时序分析 时序分析的情形可以概括分为两大类：一类是和内部时钟相关的时序分析，它...
- 文章目录 前言Verilog的并行语句Verilog连续赋值语句普通连续赋值语句条件连续赋值语句 Verilog程序块语句沿事件纯组合always纯时序always具有同步复位的always具有异步复位的always具有混合复位的always Verilog实例化语句单独实例化数组实例化实例参数重载端口赋值形式 Verilog生成语句循环生成条件生成genera... 文章目录 前言Verilog的并行语句Verilog连续赋值语句普通连续赋值语句条件连续赋值语句 Verilog程序块语句沿事件纯组合always纯时序always具有同步复位的always具有异步复位的always具有混合复位的always Verilog实例化语句单独实例化数组实例化实例参数重载端口赋值形式 Verilog生成语句循环生成条件生成genera...
- 文章目录 写在前面正文无源元件有源元件机电元件结论 交个朋友 写在前面 半导体的基础知识，从掺杂半导体到二极管到晶体管，再到这篇实际组件，这个小系列只是供从宏观上回顾基础的半导体知识。 本节原文：Passive, Active, and Electromechanical Components 上篇博客：半导体基础知识（3）：双极结和场效应晶体管... 文章目录 写在前面正文无源元件有源元件机电元件结论 交个朋友 写在前面 半导体的基础知识，从掺杂半导体到二极管到晶体管，再到这篇实际组件，这个小系列只是供从宏观上回顾基础的半导体知识。 本节原文：Passive, Active, and Electromechanical Components 上篇博客：半导体基础知识（3）：双极结和场效应晶体管...
上滑加载中
推荐直播
-
华为云码道Agent集成与鸿蒙实战2026/08/11 周二 19:00-21:00
王一男-华为云码道产品规划专家；李炎-华为云码道产品专家；彭江敏-华为云鸿蒙端云一体化开发专家
本次直播带你解读华为云码道7月份产品新特性、新功能。更有专家演示码道Agent Space × 钉钉机器集成实战，从0到1打通消息通道；码道鸿蒙端云一体化实战，快速搭建员工签到系统。
回顾中 -
华为云开发者AI素养直播课·第五期2026/09/04 周五 16:00-18:00
林华鼎-华为云AI开发者运营负责人；蒋春阳-华为云AI开发者案例开发专家
本期直播内容： AI工具体验营 · 第5-8课连讲。Agent-Team 多智能体协作完成毕业设计实践
回顾中 -
华为云开发者AI素养ClassRoom·第六期2026/09/08 周二 19:00-20:00
樊渊-2026华为软件挑战赛冠军
高手来了：看软挑高手解析二维排样问题—从工业难题到算法突破
回顾中
热门标签