- 文章目录 前言提高设计的自测性增加测试管脚状态寄存器集虚拟示波器ChipScope&SignalTap自己编写VirtualScope 编写激励发生测试模块 前言 本文节选自《FPGA之道》。 提高设计的自测性 也许在FPGA设计的板级测试之前，我们已经做了充分的功能和时序仿真，但是仿真毕竟是仿真，它与实际情况之间还是或多或少的存在一定的... 文章目录 前言提高设计的自测性增加测试管脚状态寄存器集虚拟示波器ChipScope&SignalTap自己编写VirtualScope 编写激励发生测试模块 前言 本文节选自《FPGA之道》。 提高设计的自测性 也许在FPGA设计的板级测试之前，我们已经做了充分的功能和时序仿真，但是仿真毕竟是仿真，它与实际情况之间还是或多或少的存在一定的...
- 实验二 外部中断应用 设计要求： 自行设计实验线路并编制程序：要求在无外部中断时最右一位发光二极管点亮。请编程实现：当外部中断0请求中断时发光二极管左移；当外部中断1请求中断时发光二极管闪烁。 电路设计: 软件代码： /*********************************************************************... 实验二 外部中断应用 设计要求： 自行设计实验线路并编制程序：要求在无外部中断时最右一位发光二极管点亮。请编程实现：当外部中断0请求中断时发光二极管左移；当外部中断1请求中断时发光二极管闪烁。 电路设计: 软件代码： /*********************************************************************...
- 目录 背景 测试一 Verilog HDL语言描述 测试代码 仿真波形图 测试二 Verilog HDL语言描述 测试代码 仿真图 ISE综合 RTL Schematic 测试三 环形移位寄存器（右移） Verilog HDL描述 测试代码 仿真波形图 ISE综合 背景 之所以单独把这个简单的东西拿出来，就是因为这个东西我可能要用到，不... 目录 背景 测试一 Verilog HDL语言描述 测试代码 仿真波形图 测试二 Verilog HDL语言描述 测试代码 仿真图 ISE综合 RTL Schematic 测试三 环形移位寄存器（右移） Verilog HDL描述 测试代码 仿真波形图 ISE综合 背景 之所以单独把这个简单的东西拿出来，就是因为这个东西我可能要用到，不...
- 文章目录 前言多比特信号跨时钟域处理的场景与方案MUX同步器参考资料 前言 信号的跨时钟传输的方法很多，在上篇专栏中，就说了两种有关单比特脉冲信号的跨时钟域传输问题，FPGA逻辑设计回顾（4）亚稳态与单比特脉冲信号的CDC处理问题，建议大家看看，后面我还会扩展更多的方法。本篇承接上一篇文章，和单比特有点关系，但是是一种处理多比特信号的跨时钟域方... 文章目录 前言多比特信号跨时钟域处理的场景与方案MUX同步器参考资料 前言 信号的跨时钟传输的方法很多，在上篇专栏中，就说了两种有关单比特脉冲信号的跨时钟域传输问题，FPGA逻辑设计回顾（4）亚稳态与单比特脉冲信号的CDC处理问题，建议大家看看，后面我还会扩展更多的方法。本篇承接上一篇文章，和单比特有点关系，但是是一种处理多比特信号的跨时钟域方...
- 效果如下所示，AD转换结果用数码管显示： 上电位器：从大变小！（2.49-1.64-0.42-0.33）另一个不变（0.01附近） 下电位器：从小变大！（0.01-0.93-1.26-1.97-2.12）另一个不变（2.49） 源程序是keil，转为Linux_SDCC，如下： adtest.c #include <8052.h> unsigne... 效果如下所示，AD转换结果用数码管显示： 上电位器：从大变小！（2.49-1.64-0.42-0.33）另一个不变（0.01附近） 下电位器：从小变大！（0.01-0.93-1.26-1.97-2.12）另一个不变（2.49） 源程序是keil，转为Linux_SDCC，如下： adtest.c #include <8052.h> unsigne...
- 前言 本文首发：FPGA的设计艺术（5）STA实战之时钟偏斜对建立保持时间的影响以及时序报告分析。 STA回顾 70年代的时序是通过Spice仿真执行的。80年代的时序包括在Verilog仿真中，以确定设计是否足够快。两种方法都存在两个问题（动态时序）： 1）分析仅与仿真一样–仅在仿真执行的情况下才发现问题 2）逻辑仿真慢5到10倍 静态时序更全面，通过计算设计... 前言 本文首发：FPGA的设计艺术（5）STA实战之时钟偏斜对建立保持时间的影响以及时序报告分析。 STA回顾 70年代的时序是通过Spice仿真执行的。80年代的时序包括在Verilog仿真中，以确定设计是否足够快。两种方法都存在两个问题（动态时序）： 1）分析仅与仿真一样–仅在仿真执行的情况下才发现问题 2）逻辑仿真慢5到10倍 静态时序更全面，通过计算设计...
- 文章目录 前言FPGA设计的上板调试“实践是检验真理的唯一标准”如何解决问题如何找到问题“时间是检验真理的第二标准” 项目总结、备份与后期维护 前言 上板调试几乎是项目的尾声了，这一步是检验最终成果的时候，可是这一步却不像想象的那么容易，耗时耗力，莫名其妙的bug折磨着你，考验FPGA开发者的心智。再加上抱怨，可能会导致一个人的崩溃。哈哈，本人就曾被... 文章目录 前言FPGA设计的上板调试“实践是检验真理的唯一标准”如何解决问题如何找到问题“时间是检验真理的第二标准” 项目总结、备份与后期维护 前言 上板调试几乎是项目的尾声了，这一步是检验最终成果的时候，可是这一步却不像想象的那么容易，耗时耗力，莫名其妙的bug折磨着你，考验FPGA开发者的心智。再加上抱怨，可能会导致一个人的崩溃。哈哈，本人就曾被...
- 一、状态转移型的序列信号产生器的verilog HDL 设计 用一个不断循环的状态机，循环产生序列信号001011。过程过于简单，我就不画状态图了。 直接给出verilog HDL设计代码： //有限状态机方式实现001011序列信号产生器 module sequence_signal_fsm(clk, rst_n, dout); input clk, rst_n; ... 一、状态转移型的序列信号产生器的verilog HDL 设计 用一个不断循环的状态机，循环产生序列信号001011。过程过于简单，我就不画状态图了。 直接给出verilog HDL设计代码： //有限状态机方式实现001011序列信号产生器 module sequence_signal_fsm(clk, rst_n, dout); input clk, rst_n; ...
- 文章目录 前言HDL中的常用约束示例保持约束keepkeep_hierarchy 前言 这一节的内容很有意思也很有用，对于我们主动地操作我们的Verilog代码很有帮助。众所周知，通过设置工具的综合策略，实现策略等也可以实现对综合以及实现的操作，但这是对于整体地、宏观地操作，如果我们需要对其中的某些模块，某些功能进行操作，使其按照我们的想法来综合、实... 文章目录 前言HDL中的常用约束示例保持约束keepkeep_hierarchy 前言 这一节的内容很有意思也很有用，对于我们主动地操作我们的Verilog代码很有帮助。众所周知，通过设置工具的综合策略，实现策略等也可以实现对综合以及实现的操作，但这是对于整体地、宏观地操作，如果我们需要对其中的某些模块，某些功能进行操作，使其按照我们的想法来综合、实...
- 说明：速度快LED显示灯多，速度慢LED显示灯少，显示次序从下向上。 设备： 码盘 端口 使用外部中断和定时器中断，实现里程计测速，从S到dS（V）的过程。 结合高等数学和离散时间系统，理解机器人车轮转速系统的积分和导数等概念。 程序： #include<8052.h> #define LSA P1_5#defin... 说明：速度快LED显示灯多，速度慢LED显示灯少，显示次序从下向上。 设备： 码盘 端口 使用外部中断和定时器中断，实现里程计测速，从S到dS（V）的过程。 结合高等数学和离散时间系统，理解机器人车轮转速系统的积分和导数等概念。 程序： #include<8052.h> #define LSA P1_5#defin...
- 文章目录 前言数字电路中的隐患寄存器输出的不稳定态单触发器寄存器多触发器寄存器不稳定态对数字电路的影响特定情况下去除不稳定态的方法消除不稳定态的原理格雷码简介常用的格雷码编、解码方法从自然二进制码到格雷码从格雷码到自然二进制码 从卡诺图看格雷码编码的非唯一性采用格雷码消除不稳定态 前言 了解数字电路中的隐患十分有必要，只有对此了如指掌，才能在实际问题... 文章目录 前言数字电路中的隐患寄存器输出的不稳定态单触发器寄存器多触发器寄存器不稳定态对数字电路的影响特定情况下去除不稳定态的方法消除不稳定态的原理格雷码简介常用的格雷码编、解码方法从自然二进制码到格雷码从格雷码到自然二进制码 从卡诺图看格雷码编码的非唯一性采用格雷码消除不稳定态 前言 了解数字电路中的隐患十分有必要，只有对此了如指掌，才能在实际问题...
- 文章目录 前言脉冲反馈展宽同步器技术补充说明RTL代码行为仿真低电平脉冲的展宽处理 切换同步器的原理与实现RTL实现 前言 本文首发自：FPGA逻辑设计回顾（8）单比特信号的CDC处理方式之Toggle同步器 本文作为本系列CDC的最后一篇吧，作为前几篇有关CDC处理的文章的补充，本文所要介绍的同步器适用场景是：单比特信号的同步处理，且可以用... 文章目录 前言脉冲反馈展宽同步器技术补充说明RTL代码行为仿真低电平脉冲的展宽处理 切换同步器的原理与实现RTL实现 前言 本文首发自：FPGA逻辑设计回顾（8）单比特信号的CDC处理方式之Toggle同步器 本文作为本系列CDC的最后一篇吧，作为前几篇有关CDC处理的文章的补充，本文所要介绍的同步器适用场景是：单比特信号的同步处理，且可以用...
- 文章目录 前言SERDES的基本构造SERDES的通用框图市场上的SERDES或Transceiver展示Xilinx的Transceiver架构展示Altera的SERDES介绍 往期回顾参考文章 前言 上一篇文档，介绍了MGTs，我们知道它的一个别名为SERDES，就是如此，这篇文章我们来谈一下通用的SERDES架构。无论是X家的Trans... 文章目录 前言SERDES的基本构造SERDES的通用框图市场上的SERDES或Transceiver展示Xilinx的Transceiver架构展示Altera的SERDES介绍 往期回顾参考文章 前言 上一篇文档，介绍了MGTs，我们知道它的一个别名为SERDES，就是如此，这篇文章我们来谈一下通用的SERDES架构。无论是X家的Trans...
- 文章目录 前言握手同步介绍握手同步的RTL实现握手同步的行为仿真参考资料 前言 注：本文首发自易百纳技术社区，FPGA逻辑设计回顾（7）多比特信号的CDC处理方式之握手同步; 每种跨时钟域处理的方式都有其适用范围，例如：两级同步器，用于单比特信号处理，且是从慢时钟域到快时钟域： 还有反馈展宽同步方式，用于单比特信号同步，且从慢时钟域到快... 文章目录 前言握手同步介绍握手同步的RTL实现握手同步的行为仿真参考资料 前言 注：本文首发自易百纳技术社区，FPGA逻辑设计回顾（7）多比特信号的CDC处理方式之握手同步; 每种跨时钟域处理的方式都有其适用范围，例如：两级同步器，用于单比特信号处理，且是从慢时钟域到快时钟域： 还有反馈展宽同步方式，用于单比特信号同步，且从慢时钟域到快...
- 文章目录 前言跨时钟域问题什么是跨时钟域问题解决跨时钟域问题的原理两级采样法为什么要对非本时钟域的信号用本时钟域的时钟进行采样呢？为什么要采样两次呢？ 握手法对于时钟域A：对于时钟域B： 异步FIFO法蓄水池问题异步FIFO的接口说明写部分接口读部分接口 不准确性问题 FIFO的使用模式模式一：散模式模式二：帧模式模式三：拉模式模式四：推模式模式五：透明模式 异... 文章目录 前言跨时钟域问题什么是跨时钟域问题解决跨时钟域问题的原理两级采样法为什么要对非本时钟域的信号用本时钟域的时钟进行采样呢？为什么要采样两次呢？ 握手法对于时钟域A：对于时钟域B： 异步FIFO法蓄水池问题异步FIFO的接口说明写部分接口读部分接口 不准确性问题 FIFO的使用模式模式一：散模式模式二：帧模式模式三：拉模式模式四：推模式模式五：透明模式 异...
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