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- 效果如下所示，AD转换结果用数码管显示： 上电位器：从大变小！（2.49-1.64-0.42-0.33）另一个不变（0.01附近） 下电位器：从小变大！（0.01-0.93-1.26-1.97-2.12）另一个不变（2.49） 源程序是keil，转为Linux_SDCC，如下： adtest.c #include <8052.h> unsigne... 效果如下所示，AD转换结果用数码管显示： 上电位器：从大变小！（2.49-1.64-0.42-0.33）另一个不变（0.01附近） 下电位器：从小变大！（0.01-0.93-1.26-1.97-2.12）另一个不变（2.49） 源程序是keil，转为Linux_SDCC，如下： adtest.c #include <8052.h> unsigne...
- 前言 本文首发：FPGA的设计艺术（5）STA实战之时钟偏斜对建立保持时间的影响以及时序报告分析。 STA回顾 70年代的时序是通过Spice仿真执行的。80年代的时序包括在Verilog仿真中，以确定设计是否足够快。两种方法都存在两个问题（动态时序）： 1）分析仅与仿真一样–仅在仿真执行的情况下才发现问题 2）逻辑仿真慢5到10倍 静态时序更全面，通过计算设计... 前言 本文首发：FPGA的设计艺术（5）STA实战之时钟偏斜对建立保持时间的影响以及时序报告分析。 STA回顾 70年代的时序是通过Spice仿真执行的。80年代的时序包括在Verilog仿真中，以确定设计是否足够快。两种方法都存在两个问题（动态时序）： 1）分析仅与仿真一样–仅在仿真执行的情况下才发现问题 2）逻辑仿真慢5到10倍 静态时序更全面，通过计算设计...
- 文章目录 前言FPGA设计的上板调试“实践是检验真理的唯一标准”如何解决问题如何找到问题“时间是检验真理的第二标准” 项目总结、备份与后期维护 前言 上板调试几乎是项目的尾声了，这一步是检验最终成果的时候，可是这一步却不像想象的那么容易，耗时耗力，莫名其妙的bug折磨着你，考验FPGA开发者的心智。再加上抱怨，可能会导致一个人的崩溃。哈哈，本人就曾被... 文章目录 前言FPGA设计的上板调试“实践是检验真理的唯一标准”如何解决问题如何找到问题“时间是检验真理的第二标准” 项目总结、备份与后期维护 前言 上板调试几乎是项目的尾声了，这一步是检验最终成果的时候，可是这一步却不像想象的那么容易，耗时耗力，莫名其妙的bug折磨着你，考验FPGA开发者的心智。再加上抱怨，可能会导致一个人的崩溃。哈哈，本人就曾被...
- 一、状态转移型的序列信号产生器的verilog HDL 设计 用一个不断循环的状态机，循环产生序列信号001011。过程过于简单，我就不画状态图了。 直接给出verilog HDL设计代码： //有限状态机方式实现001011序列信号产生器 module sequence_signal_fsm(clk, rst_n, dout); input clk, rst_n; ... 一、状态转移型的序列信号产生器的verilog HDL 设计 用一个不断循环的状态机，循环产生序列信号001011。过程过于简单，我就不画状态图了。 直接给出verilog HDL设计代码： //有限状态机方式实现001011序列信号产生器 module sequence_signal_fsm(clk, rst_n, dout); input clk, rst_n; ...
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- 说明：速度快LED显示灯多，速度慢LED显示灯少，显示次序从下向上。 设备： 码盘 端口 使用外部中断和定时器中断，实现里程计测速，从S到dS（V）的过程。 结合高等数学和离散时间系统，理解机器人车轮转速系统的积分和导数等概念。 程序： #include<8052.h> #define LSA P1_5#defin... 说明：速度快LED显示灯多，速度慢LED显示灯少，显示次序从下向上。 设备： 码盘 端口 使用外部中断和定时器中断，实现里程计测速，从S到dS（V）的过程。 结合高等数学和离散时间系统，理解机器人车轮转速系统的积分和导数等概念。 程序： #include<8052.h> #define LSA P1_5#defin...
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