- 文章目录 前言FPGA设计的时序分析一、时序分析的概念和必要性。二、时序分析的分类三、时序分析工具介绍。四、时序约束与时序分析的关系。五、时序分析的好处与隐患。六、时序分析环节的输出。 前言 时序分析是FPGA开发中十分关键的一个过程,也是复杂FPGA系统开发必须进行的一步,下面摘自《FPGA之道》,一起看看对于时序分析的观点。 FPGA设计... 文章目录 前言FPGA设计的时序分析一、时序分析的概念和必要性。二、时序分析的分类三、时序分析工具介绍。四、时序约束与时序分析的关系。五、时序分析的好处与隐患。六、时序分析环节的输出。 前言 时序分析是FPGA开发中十分关键的一个过程,也是复杂FPGA系统开发必须进行的一步,下面摘自《FPGA之道》,一起看看对于时序分析的观点。 FPGA设计...
- 在阅读本文之前,推荐阅读前篇ROS机器人TF基础和全部资料文档: TF基础:https://blog.csdn.net/ZhangRelay/article/details/108374509全文档:https://blog.csdn.net/ZhangRelay/article/details/108192167 所有内容均在ROS1 indigo,kinetic,mel... 在阅读本文之前,推荐阅读前篇ROS机器人TF基础和全部资料文档: TF基础:https://blog.csdn.net/ZhangRelay/article/details/108374509全文档:https://blog.csdn.net/ZhangRelay/article/details/108192167 所有内容均在ROS1 indigo,kinetic,mel...
- 文章目录 前言背景PLLXilinx公司的锁相环结构简介Altera公司的锁相环结构简介 DCM 前言 2020年2月10日15:02:18 这个时间的FPGA发展可以说已经很成熟了,Xilinx早已推出了ZYNQ系列,并推出了新工具VITIS 2019.2,当然Vivado并没有淘汰也几乎不可能淘汰,VITIS 2019.2自然也内含了Vivado... 文章目录 前言背景PLLXilinx公司的锁相环结构简介Altera公司的锁相环结构简介 DCM 前言 2020年2月10日15:02:18 这个时间的FPGA发展可以说已经很成熟了,Xilinx早已推出了ZYNQ系列,并推出了新工具VITIS 2019.2,当然Vivado并没有淘汰也几乎不可能淘汰,VITIS 2019.2自然也内含了Vivado...
- 博文目录 写在前面正文关于UART的介绍UART通信过程UART、RS232以及TTL之间的关系UART的使用场合有关UART的总结调试UART的技巧UART的Verilog实现波特率问题发送模块接收模块 UART和移位寄存器之间的关系? 参考资料交个朋友 写在前面 相关博文1:详解移位寄存器 相关博文2:uart的一些相关博客 个人微... 博文目录 写在前面正文关于UART的介绍UART通信过程UART、RS232以及TTL之间的关系UART的使用场合有关UART的总结调试UART的技巧UART的Verilog实现波特率问题发送模块接收模块 UART和移位寄存器之间的关系? 参考资料交个朋友 写在前面 相关博文1:详解移位寄存器 相关博文2:uart的一些相关博客 个人微...
- 自从召集2020届校招同行加入新建立的“IC/FPGA校招笔试面试交流群“,见识到了很多关于建立时间和保持时间分析的题目,在为别人解答疑惑,以及别人为自己解答疑惑的同时,自己对于知识的理解更加深刻了。 对于建立时间而言,从单独的对触发器的建立时间和保持时间的分析到了对电路(系统)的建立时间到保持时间的分析,前者是核心,后者是扩展,后者建立在前者的基础之上进行推到得到,同时也... 自从召集2020届校招同行加入新建立的“IC/FPGA校招笔试面试交流群“,见识到了很多关于建立时间和保持时间分析的题目,在为别人解答疑惑,以及别人为自己解答疑惑的同时,自己对于知识的理解更加深刻了。 对于建立时间而言,从单独的对触发器的建立时间和保持时间的分析到了对电路(系统)的建立时间到保持时间的分析,前者是核心,后者是扩展,后者建立在前者的基础之上进行推到得到,同时也...
- 说明:使用外部中断捕获车轮上脉冲,用于计数从而测量车轮总里程,通过LED灯亮灭累积示意。 设备: 简易码盘 端口 连线方式已经在课堂上全部讲过了,请务必掌握设计思想,理解中断在实际机器人中的应用。 代码: #include<8052.h> #define LSA P1_5 #define LSB P1_6#defin... 说明:使用外部中断捕获车轮上脉冲,用于计数从而测量车轮总里程,通过LED灯亮灭累积示意。 设备: 简易码盘 端口 连线方式已经在课堂上全部讲过了,请务必掌握设计思想,理解中断在实际机器人中的应用。 代码: #include<8052.h> #define LSA P1_5 #define LSB P1_6#defin...
- 文章目录 前言原语的使用什么是原语需要使用原语的情况时钟相关原语差分输入、输出原语接口相关原语 用原语表示IP核的好处UDP 简介 前言 本文节选自《FPGA之道》。 原语的使用 什么是原语 原语,英文名称primitive,是FPGA软件集成开发环境所提供的一系列底层逻辑功能单元。由于是底层逻辑功能单元,所以它们往往跟目标FPGA芯片以及芯片... 文章目录 前言原语的使用什么是原语需要使用原语的情况时钟相关原语差分输入、输出原语接口相关原语 用原语表示IP核的好处UDP 简介 前言 本文节选自《FPGA之道》。 原语的使用 什么是原语 原语,英文名称primitive,是FPGA软件集成开发环境所提供的一系列底层逻辑功能单元。由于是底层逻辑功能单元,所以它们往往跟目标FPGA芯片以及芯片...
- 文章目录 前言状态机的实现方式基于LUT的实现方式浅析基于RAM的实现方式浅析可行性分析实现思路简介基于BRAM自行设计状态机的好处 显式状态机与隐式状态机概念简介显式状态机的描述示例隐式状态机的描述示例 前言 本文摘自《FPGA之道》,这是这本书中描述状态机的最后一部分,一起来看看作者对于状态机的实现方式的见解。 状态机的实现方式 编译器... 文章目录 前言状态机的实现方式基于LUT的实现方式浅析基于RAM的实现方式浅析可行性分析实现思路简介基于BRAM自行设计状态机的好处 显式状态机与隐式状态机概念简介显式状态机的描述示例隐式状态机的描述示例 前言 本文摘自《FPGA之道》,这是这本书中描述状态机的最后一部分,一起来看看作者对于状态机的实现方式的见解。 状态机的实现方式 编译器...
- 文章目录 前言BLOCK RAMDSP 前言 BLOCK RAM以及DSP都是FPGA内部嵌入的硬核资源,也可以说很底层的资源了,二者为开阔FPGA的应用途径起到了很大的作用,BRAM的出现在很多种情况下节省了FPGA内部的寄存器资源,对于需要稍大容量存储的数据可以使用BRAM来实现,而DSP是进行信号处理的重要单元,很多种数学运算都可以通过DSP核... 文章目录 前言BLOCK RAMDSP 前言 BLOCK RAM以及DSP都是FPGA内部嵌入的硬核资源,也可以说很底层的资源了,二者为开阔FPGA的应用途径起到了很大的作用,BRAM的出现在很多种情况下节省了FPGA内部的寄存器资源,对于需要稍大容量存储的数据可以使用BRAM来实现,而DSP是进行信号处理的重要单元,很多种数学运算都可以通过DSP核...
- 前言 对于使用FPGA进行项目开发的FPGA开发者来说,大多数是自己定制一整套系统,这样对于系统原理图的绘制必不可少。在涉及FPGA这一块,我们可以发现对于FPGA芯片的供电是一个有讲究的事情,下面内容摘自《FPGA之道》这本书,对于FPGA的供电系统进行学习。 FPGA芯片的供电 任何电路的工作都离不开电源的供给,FPGA芯片也一样。一般来说,FPGA芯片在正常... 前言 对于使用FPGA进行项目开发的FPGA开发者来说,大多数是自己定制一整套系统,这样对于系统原理图的绘制必不可少。在涉及FPGA这一块,我们可以发现对于FPGA芯片的供电是一个有讲究的事情,下面内容摘自《FPGA之道》这本书,对于FPGA的供电系统进行学习。 FPGA芯片的供电 任何电路的工作都离不开电源的供给,FPGA芯片也一样。一般来说,FPGA芯片在正常...
- 文章目录 前言Verilog初始化Verilog的操作符号Verilog赋值运算符连续赋值符号阻塞赋值符号非阻塞赋值符号映射赋值符号位置赋值 Verilog按位运算符~&|^~^ Verilog归约运算符&~&|~|^~^ Verilog算数运算符+-*/%** Verilog关系运算符Verilog逻辑运算符Verilog迭代连接运算符... 文章目录 前言Verilog初始化Verilog的操作符号Verilog赋值运算符连续赋值符号阻塞赋值符号非阻塞赋值符号映射赋值符号位置赋值 Verilog按位运算符~&|^~^ Verilog归约运算符&~&|~|^~^ Verilog算数运算符+-*/%** Verilog关系运算符Verilog逻辑运算符Verilog迭代连接运算符...
- 文章目录 Aurora IP核介绍整体介绍大小端Framing or Streaming User Interfaceframing 接口介绍framing 结构几个frame的例子streaming接口介绍Streaming接口发送数据实例streaming接口接受数据实例 写在最后同行邀请参考资料 Aurora IP核介绍 整体介绍 FP... 文章目录 Aurora IP核介绍整体介绍大小端Framing or Streaming User Interfaceframing 接口介绍framing 结构几个frame的例子streaming接口介绍Streaming接口发送数据实例streaming接口接受数据实例 写在最后同行邀请参考资料 Aurora IP核介绍 整体介绍 FP...
- 文章目录 前言提高设计的自测性增加测试管脚状态寄存器集虚拟示波器ChipScope&SignalTap自己编写VirtualScope 编写激励发生测试模块 前言 本文节选自《FPGA之道》。 提高设计的自测性 也许在FPGA设计的板级测试之前,我们已经做了充分的功能和时序仿真,但是仿真毕竟是仿真,它与实际情况之间还是或多或少的存在一定的... 文章目录 前言提高设计的自测性增加测试管脚状态寄存器集虚拟示波器ChipScope&SignalTap自己编写VirtualScope 编写激励发生测试模块 前言 本文节选自《FPGA之道》。 提高设计的自测性 也许在FPGA设计的板级测试之前,我们已经做了充分的功能和时序仿真,但是仿真毕竟是仿真,它与实际情况之间还是或多或少的存在一定的...
- 实验二 外部中断应用 设计要求: 自行设计实验线路并编制程序:要求在无外部中断时最右一位发光二极管点亮。请编程实现:当外部中断0请求中断时发光二极管左移;当外部中断1请求中断时发光二极管闪烁。 电路设计: 软件代码: /*********************************************************************... 实验二 外部中断应用 设计要求: 自行设计实验线路并编制程序:要求在无外部中断时最右一位发光二极管点亮。请编程实现:当外部中断0请求中断时发光二极管左移;当外部中断1请求中断时发光二极管闪烁。 电路设计: 软件代码: /*********************************************************************...
- 目录 背景 测试一 Verilog HDL语言描述 测试代码 仿真波形图 测试二 Verilog HDL语言描述 测试代码 仿真图 ISE综合 RTL Schematic 测试三 环形移位寄存器(右移) Verilog HDL描述 测试代码 仿真波形图 ISE综合 背景 之所以单独把这个简单的东西拿出来,就是因为这个东西我可能要用到,不... 目录 背景 测试一 Verilog HDL语言描述 测试代码 仿真波形图 测试二 Verilog HDL语言描述 测试代码 仿真图 ISE综合 RTL Schematic 测试三 环形移位寄存器(右移) Verilog HDL描述 测试代码 仿真波形图 ISE综合 背景 之所以单独把这个简单的东西拿出来,就是因为这个东西我可能要用到,不...
上滑加载中
推荐直播
-
华为云码道-AI时代应用开发利器2026/03/18 周三 19:00-20:00
童得力,华为云开发者生态运营总监/姚圣伟,华为云HCDE开发者专家
本次直播由华为专家带你实战应用开发,看华为云码道(CodeArts)代码智能体如何在AI时代让你的创意应用快速落地。更有华为云HCDE开发者专家带你用码道玩转JiuwenClaw,让小艺成为你的AI助理。
回顾中 -
Skill 构建 × 智能创作:基于华为云码道的 AI 内容生产提效方案2026/03/25 周三 19:00-20:00
余伟,华为云软件研发工程师/万邵业(万少),华为云HCDE开发者专家
本次直播带来两大实战:华为云码道 Skill-Creator 手把手搭建专属知识库 Skill;如何用码道提效 OpenClaw 小说文本,打造从大纲到成稿的 AI 原创小说全链路。技术干货 + OPC创作思路,一次讲透!
回顾中 -
码道新技能,AI 新生产力——从自动视频生成到开源项目解析2026/04/08 周三 19:00-21:00
童得力-华为云开发者生态运营总监/何文强-无人机企业AI提效负责人
本次华为云码道 Skill 实战活动,聚焦两大 AI 开发场景:通过实战教学,带你打造 AI 编程自动生成视频 Skill,并实现对 GitHub 热门开源项目的智能知识抽取,手把手掌握 Skill 开发全流程,用 AI 提升研发效率与内容生产力。
回顾中
热门标签