- 目录 前言 单比特信号的跨时钟域传输 慢时钟域到快时钟域 快时钟域到慢时钟域 多比特信号的跨时钟域传输 异步FIFO 握手协议 前言 CDC（Clock Domain Conversion）问题，一直是IC前端设计，FPGA设计的热点问题，特别是在校招面试笔试时候，是问的最多的一个问题，我之前关于这个问题以及相关问题，写了一些总结，但比较分散，今天简单汇总... 目录 前言 单比特信号的跨时钟域传输 慢时钟域到快时钟域 快时钟域到慢时钟域 多比特信号的跨时钟域传输 异步FIFO 握手协议 前言 CDC（Clock Domain Conversion）问题，一直是IC前端设计，FPGA设计的热点问题，特别是在校招面试笔试时候，是问的最多的一个问题，我之前关于这个问题以及相关问题，写了一些总结，但比较分散，今天简单汇总...
- 文章目录 前言DCM与PLLPLL模块基本端口简介时钟输入、输出端口时钟反馈端口PLL锁定指示端口PLL复位端口PLL配置端口 DCM模块基本端口简介时钟输入端口时钟输出端口分类时钟属性与输入、输出时钟频率的关系时钟输出的微调相移时钟反馈端口DCM锁定指示端口DCM复位端口DCM配置端口 应用场合时钟倍频时钟分频大范围频率合成时钟去抖时钟移相去抖+高精移相时钟去... 文章目录 前言DCM与PLLPLL模块基本端口简介时钟输入、输出端口时钟反馈端口PLL锁定指示端口PLL复位端口PLL配置端口 DCM模块基本端口简介时钟输入端口时钟输出端口分类时钟属性与输入、输出时钟频率的关系时钟输出的微调相移时钟反馈端口DCM锁定指示端口DCM复位端口DCM配置端口 应用场合时钟倍频时钟分频大范围频率合成时钟去抖时钟移相去抖+高精移相时钟去...
- 文章目录 前言FPGA设计的时序分析一、时序分析的概念和必要性。二、时序分析的分类三、时序分析工具介绍。四、时序约束与时序分析的关系。五、时序分析的好处与隐患。六、时序分析环节的输出。 前言 时序分析是FPGA开发中十分关键的一个过程，也是复杂FPGA系统开发必须进行的一步，下面摘自《FPGA之道》，一起看看对于时序分析的观点。 FPGA设计... 文章目录 前言FPGA设计的时序分析一、时序分析的概念和必要性。二、时序分析的分类三、时序分析工具介绍。四、时序约束与时序分析的关系。五、时序分析的好处与隐患。六、时序分析环节的输出。 前言 时序分析是FPGA开发中十分关键的一个过程，也是复杂FPGA系统开发必须进行的一步，下面摘自《FPGA之道》，一起看看对于时序分析的观点。 FPGA设计...
- 在阅读本文之前，推荐阅读前篇ROS机器人TF基础和全部资料文档： TF基础：https://blog.csdn.net/ZhangRelay/article/details/108374509全文档：https://blog.csdn.net/ZhangRelay/article/details/108192167 所有内容均在ROS1 indigo，kinetic，mel... 在阅读本文之前，推荐阅读前篇ROS机器人TF基础和全部资料文档： TF基础：https://blog.csdn.net/ZhangRelay/article/details/108374509全文档：https://blog.csdn.net/ZhangRelay/article/details/108192167 所有内容均在ROS1 indigo，kinetic，mel...
- 文章目录 前言背景PLLXilinx公司的锁相环结构简介Altera公司的锁相环结构简介 DCM 前言 2020年2月10日15:02:18 这个时间的FPGA发展可以说已经很成熟了，Xilinx早已推出了ZYNQ系列，并推出了新工具VITIS 2019.2，当然Vivado并没有淘汰也几乎不可能淘汰，VITIS 2019.2自然也内含了Vivado... 文章目录 前言背景PLLXilinx公司的锁相环结构简介Altera公司的锁相环结构简介 DCM 前言 2020年2月10日15:02:18 这个时间的FPGA发展可以说已经很成熟了，Xilinx早已推出了ZYNQ系列，并推出了新工具VITIS 2019.2，当然Vivado并没有淘汰也几乎不可能淘汰，VITIS 2019.2自然也内含了Vivado...
- 博文目录 写在前面正文关于UART的介绍UART通信过程UART、RS232以及TTL之间的关系UART的使用场合有关UART的总结调试UART的技巧UART的Verilog实现波特率问题发送模块接收模块 UART和移位寄存器之间的关系？ 参考资料交个朋友 写在前面 相关博文1：详解移位寄存器 相关博文2：uart的一些相关博客 个人微... 博文目录 写在前面正文关于UART的介绍UART通信过程UART、RS232以及TTL之间的关系UART的使用场合有关UART的总结调试UART的技巧UART的Verilog实现波特率问题发送模块接收模块 UART和移位寄存器之间的关系？ 参考资料交个朋友 写在前面 相关博文1：详解移位寄存器 相关博文2：uart的一些相关博客 个人微...
- 自从召集2020届校招同行加入新建立的“IC/FPGA校招笔试面试交流群“，见识到了很多关于建立时间和保持时间分析的题目，在为别人解答疑惑，以及别人为自己解答疑惑的同时，自己对于知识的理解更加深刻了。 对于建立时间而言，从单独的对触发器的建立时间和保持时间的分析到了对电路（系统）的建立时间到保持时间的分析，前者是核心，后者是扩展，后者建立在前者的基础之上进行推到得到，同时也... 自从召集2020届校招同行加入新建立的“IC/FPGA校招笔试面试交流群“，见识到了很多关于建立时间和保持时间分析的题目，在为别人解答疑惑，以及别人为自己解答疑惑的同时，自己对于知识的理解更加深刻了。 对于建立时间而言，从单独的对触发器的建立时间和保持时间的分析到了对电路（系统）的建立时间到保持时间的分析，前者是核心，后者是扩展，后者建立在前者的基础之上进行推到得到，同时也...
- 说明：使用外部中断捕获车轮上脉冲，用于计数从而测量车轮总里程，通过LED灯亮灭累积示意。 设备： 简易码盘 端口 连线方式已经在课堂上全部讲过了，请务必掌握设计思想，理解中断在实际机器人中的应用。 代码： #include<8052.h> #define LSA P1_5 #define LSB P1_6#defin... 说明：使用外部中断捕获车轮上脉冲，用于计数从而测量车轮总里程，通过LED灯亮灭累积示意。 设备： 简易码盘 端口 连线方式已经在课堂上全部讲过了，请务必掌握设计思想，理解中断在实际机器人中的应用。 代码： #include<8052.h> #define LSA P1_5 #define LSB P1_6#defin...
- 文章目录 前言原语的使用什么是原语需要使用原语的情况时钟相关原语差分输入、输出原语接口相关原语 用原语表示IP核的好处UDP 简介 前言 本文节选自《FPGA之道》。 原语的使用 什么是原语 原语，英文名称primitive，是FPGA软件集成开发环境所提供的一系列底层逻辑功能单元。由于是底层逻辑功能单元，所以它们往往跟目标FPGA芯片以及芯片... 文章目录 前言原语的使用什么是原语需要使用原语的情况时钟相关原语差分输入、输出原语接口相关原语 用原语表示IP核的好处UDP 简介 前言 本文节选自《FPGA之道》。 原语的使用 什么是原语 原语，英文名称primitive，是FPGA软件集成开发环境所提供的一系列底层逻辑功能单元。由于是底层逻辑功能单元，所以它们往往跟目标FPGA芯片以及芯片...
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- 文章目录 前言BLOCK RAMDSP 前言 BLOCK RAM以及DSP都是FPGA内部嵌入的硬核资源，也可以说很底层的资源了，二者为开阔FPGA的应用途径起到了很大的作用，BRAM的出现在很多种情况下节省了FPGA内部的寄存器资源，对于需要稍大容量存储的数据可以使用BRAM来实现，而DSP是进行信号处理的重要单元，很多种数学运算都可以通过DSP核... 文章目录 前言BLOCK RAMDSP 前言 BLOCK RAM以及DSP都是FPGA内部嵌入的硬核资源，也可以说很底层的资源了，二者为开阔FPGA的应用途径起到了很大的作用，BRAM的出现在很多种情况下节省了FPGA内部的寄存器资源，对于需要稍大容量存储的数据可以使用BRAM来实现，而DSP是进行信号处理的重要单元，很多种数学运算都可以通过DSP核...
- 前言 对于使用FPGA进行项目开发的FPGA开发者来说，大多数是自己定制一整套系统，这样对于系统原理图的绘制必不可少。在涉及FPGA这一块，我们可以发现对于FPGA芯片的供电是一个有讲究的事情，下面内容摘自《FPGA之道》这本书，对于FPGA的供电系统进行学习。 FPGA芯片的供电 任何电路的工作都离不开电源的供给，FPGA芯片也一样。一般来说，FPGA芯片在正常... 前言 对于使用FPGA进行项目开发的FPGA开发者来说，大多数是自己定制一整套系统，这样对于系统原理图的绘制必不可少。在涉及FPGA这一块，我们可以发现对于FPGA芯片的供电是一个有讲究的事情，下面内容摘自《FPGA之道》这本书，对于FPGA的供电系统进行学习。 FPGA芯片的供电 任何电路的工作都离不开电源的供给，FPGA芯片也一样。一般来说，FPGA芯片在正常...
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