- 2019年5月13日 glitch-free的两个时钟切换电路。 可以看到这是一个星期之前的题目了，现在才抽空做，把这篇颠倒个顺序吧，也是最后一天了，以后的题目都是讨论性质的，不会以第多少天的形式来写了。 这个题目是设计一个时钟切换电路，且使得切换过程中没有毛刺产生。 为了理解无毛刺的时钟切换电路，先讨论下时钟切换时产生毛刺的原因： 有毛刺的时钟切换电路 如下... 2019年5月13日 glitch-free的两个时钟切换电路。 可以看到这是一个星期之前的题目了，现在才抽空做，把这篇颠倒个顺序吧，也是最后一天了，以后的题目都是讨论性质的，不会以第多少天的形式来写了。 这个题目是设计一个时钟切换电路，且使得切换过程中没有毛刺产生。 为了理解无毛刺的时钟切换电路，先讨论下时钟切换时产生毛刺的原因： 有毛刺的时钟切换电路 如下...
- 1、简述建立时间和保持时间，画图表示？ 建立时间Tsu（setup）：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。 保持时间Th（hold）：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 2、简述触发器和锁存器之间的差别？ 锁存器对电平信号敏感，在输入脉冲的电平作用下改变状态。 D触发器对时钟边沿... 1、简述建立时间和保持时间，画图表示？ 建立时间Tsu（setup）：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。 保持时间Th（hold）：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 2、简述触发器和锁存器之间的差别？ 锁存器对电平信号敏感，在输入脉冲的电平作用下改变状态。 D触发器对时钟边沿...
- 组合逻辑电路与时序逻辑电路 数字电路根据逻辑功能的不同特点，可以分成两大类：一类叫做组合逻辑电路，简称组合电路或组合逻辑；另一类叫做时序逻辑电路，简称时序电路或时序逻辑。 如果数字电路满足任意时刻的输出仅仅取决于该时刻的输入，那么该数字电路为组合逻辑电路。相反，如果数字电路任意时刻的输出不仅取决于当前时刻的输入，而且还取决于数字电路原来的状态，那么该数字电路为时序逻辑... 组合逻辑电路与时序逻辑电路 数字电路根据逻辑功能的不同特点，可以分成两大类：一类叫做组合逻辑电路，简称组合电路或组合逻辑；另一类叫做时序逻辑电路，简称时序电路或时序逻辑。 如果数字电路满足任意时刻的输出仅仅取决于该时刻的输入，那么该数字电路为组合逻辑电路。相反，如果数字电路任意时刻的输出不仅取决于当前时刻的输入，而且还取决于数字电路原来的状态，那么该数字电路为时序逻辑...
- 在FPGA正常工作时，配置数据存储在SRAM中，这个SRAM单元也被称为配置存储器（configure RAM）。由于SRAM是易失性存储器，因此在FPGA上电之后，外部电路需要将配置数据重新载入到芯片内的配置RAM中。在芯片配置完成之后，内部的寄存器以及I/O管脚必须进行初始化（initialization），等到初始化完成以后，芯片才会按照用户设计的功能正常工作，即进入用... 在FPGA正常工作时，配置数据存储在SRAM中，这个SRAM单元也被称为配置存储器（configure RAM）。由于SRAM是易失性存储器，因此在FPGA上电之后，外部电路需要将配置数据重新载入到芯片内的配置RAM中。在芯片配置完成之后，内部的寄存器以及I/O管脚必须进行初始化（initialization），等到初始化完成以后，芯片才会按照用户设计的功能正常工作，即进入用...
- 文章目录 前言状态机的相关约束fsm_extractfsm_stylefsm_encodingenum_encodingsafe_implementationsafe_recovery_state 前言 这是这个话题的第四篇，最重要的前言是本文节选自：《FPGA之道》。 状态机的相关约束 通常来说，编译器默认的状态机相关约束已经足够满足我们的需求... 文章目录 前言状态机的相关约束fsm_extractfsm_stylefsm_encodingenum_encodingsafe_implementationsafe_recovery_state 前言 这是这个话题的第四篇，最重要的前言是本文节选自：《FPGA之道》。 状态机的相关约束 通常来说，编译器默认的状态机相关约束已经足够满足我们的需求...
- 文章目录 前言编写纯净的组合或时序逻辑组合逻辑描述方法范例介绍注意事项注意语句顺序 纯时序逻辑描述方法范例介绍注意事项避免敏感双沿注意语句顺序 清晰的时序逻辑描述方法范例介绍无伤大雅的混写 前言 本文摘选自《FPGA之道》，一起看下作者对于组合以及时序逻辑编写的观点。 编写纯净的组合或时序逻辑 无论多么复杂的FPGA设计，如果我们将其中具有... 文章目录 前言编写纯净的组合或时序逻辑组合逻辑描述方法范例介绍注意事项注意语句顺序 纯时序逻辑描述方法范例介绍注意事项避免敏感双沿注意语句顺序 清晰的时序逻辑描述方法范例介绍无伤大雅的混写 前言 本文摘选自《FPGA之道》，一起看下作者对于组合以及时序逻辑编写的观点。 编写纯净的组合或时序逻辑 无论多么复杂的FPGA设计，如果我们将其中具有...
- 转载地址：http://www.cnblogs.com/sankye/articles/1638852.html 硬件特性： 【Flash的硬件实现机制】 Flash全名叫做Flash Memory，属于非易失性存储设备(Non-volatile Memory Device)，与此相对应的是易失性存储设备(Volatile Memory Device)。关于什么是非易失... 转载地址：http://www.cnblogs.com/sankye/articles/1638852.html 硬件特性： 【Flash的硬件实现机制】 Flash全名叫做Flash Memory，属于非易失性存储设备(Non-volatile Memory Device)，与此相对应的是易失性存储设备(Volatile Memory Device)。关于什么是非易失...
- 说明：使用中断测速，速度快LED亮，速度慢LED暗。 设备： 码盘 接口 使用外部中断和定时器中断，实现里程计测速，从S到dS（V）的过程。 结合高等数学和离散时间系统，理解机器人车轮转速系统的积分和导数等概念。 程序： #include<8052.h> #define LSA P1_5#define LSB P1... 说明：使用中断测速，速度快LED亮，速度慢LED暗。 设备： 码盘 接口 使用外部中断和定时器中断，实现里程计测速，从S到dS（V）的过程。 结合高等数学和离散时间系统，理解机器人车轮转速系统的积分和导数等概念。 程序： #include<8052.h> #define LSA P1_5#define LSB P1...
- 面试FPGA的一个很基础的问题就是问你对UART的了解，在经过血泪的教训之下，对此进行总结。 RS232接口如下图： 一般都是9个pin，但有3个pin最重要： pin 2: RxD (receive data).pin 3: TxD (transmit data).pin 5: GND (ground). 有这三个端口就能进行收发数据了。 收发数据的规则： 发... 面试FPGA的一个很基础的问题就是问你对UART的了解，在经过血泪的教训之下，对此进行总结。 RS232接口如下图： 一般都是9个pin，但有3个pin最重要： pin 2: RxD (receive data).pin 3: TxD (transmit data).pin 5: GND (ground). 有这三个端口就能进行收发数据了。 收发数据的规则： 发...
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- 我们常常会看到IC/FPGA的笔试题中经常会让求最小时钟周期或者最高时钟频率问题，这些也不是没有道理的，它是时序分析的基础，周期约束的根据也是如此。 FPGA系统设计通常分为两种，一种是给定时钟频率，这时系统设计的目标是确保两个触发器之间的延迟不会超过1个时钟周期。我们需要控制逻辑门延迟，使得门延迟不会大于最大门延迟（它会出题让你算最大门延迟）。 另一类是时钟频率不固定，... 我们常常会看到IC/FPGA的笔试题中经常会让求最小时钟周期或者最高时钟频率问题，这些也不是没有道理的，它是时序分析的基础，周期约束的根据也是如此。 FPGA系统设计通常分为两种，一种是给定时钟频率，这时系统设计的目标是确保两个触发器之间的延迟不会超过1个时钟周期。我们需要控制逻辑门延迟，使得门延迟不会大于最大门延迟（它会出题让你算最大门延迟）。 另一类是时钟频率不固定，...
- 说明：使用LCD1602显示普通字符 设备： 接上1602 可参考教材或下面提供的代码。 程序： #include<8052.h> #define uchar unsigned char#define uint unsigned int #define lcden P1_2#define lcdrs P1_0#define rw P1_... 说明：使用LCD1602显示普通字符 设备： 接上1602 可参考教材或下面提供的代码。 程序： #include<8052.h> #define uchar unsigned char#define uint unsigned int #define lcden P1_2#define lcdrs P1_0#define rw P1_...
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