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- 博文目录 写在前面正文按顺序排列的端口连接按名称排列的端口连接未连接/悬空端口处理关于模块端口的说明 参考资料交个朋友 写在前面 此系列相关博文： Verilog初级教程（6）Verilog模块与端口 Verilog初级教程（5）Verilog中的多维数组和存储器 Verilog初级教程（4）Verilog中的标量与向量 Verilog初... 博文目录 写在前面正文按顺序排列的端口连接按名称排列的端口连接未连接/悬空端口处理关于模块端口的说明 参考资料交个朋友 写在前面 此系列相关博文： Verilog初级教程（6）Verilog模块与端口 Verilog初级教程（5）Verilog中的多维数组和存储器 Verilog初级教程（4）Verilog中的标量与向量 Verilog初...
- 说明：使用 STC89C52 设计入侵检测系统,给出方案和核心代码,需满足下列要求: 1. 发现入侵立刻开启 LED 闪烁警示 2. 入侵超过 5s 警报响起 3. 手动清除声光报警时,需输入安许可防密码 设备： 入侵检测示意 也可采用按键模拟入侵信号，具体程序如下所示。但一定要掌握流程图和小系统设计的一般思路方法。 使用ROS将入侵信号接入机器人物... 说明：使用 STC89C52 设计入侵检测系统,给出方案和核心代码,需满足下列要求: 1. 发现入侵立刻开启 LED 闪烁警示 2. 入侵超过 5s 警报响起 3. 手动清除声光报警时,需输入安许可防密码 设备： 入侵检测示意 也可采用按键模拟入侵信号，具体程序如下所示。但一定要掌握流程图和小系统设计的一般思路方法。 使用ROS将入侵信号接入机器人物...
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- 上篇博文写了一些有关CMOS门电路的基础内容，相信认真看完，一定能画出各种CMOS门电路：CMOS门电路，这些是最常考的基础内容。 下面简单介绍一下其他概念题目： 1、 解释一下Vih，Vil，Vol，Voh，Vt。 这些是有关逻辑电平的一些概念： 输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电... 上篇博文写了一些有关CMOS门电路的基础内容，相信认真看完，一定能画出各种CMOS门电路：CMOS门电路，这些是最常考的基础内容。 下面简单介绍一下其他概念题目： 1、 解释一下Vih，Vil，Vol，Voh，Vt。 这些是有关逻辑电平的一些概念： 输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电...
- 文章目录 前言Verilog数据类型Verilog四值逻辑系统寄存器数据类型regintegerreal 线网数据类型wiretrisupply1/supply0wand/triandwor/triortri1/tri0/ trireg 参数数据类型parameterlocalparamspecparam 如何定义数组常量表示方法二进制表示法八进制表示法十六进制... 文章目录 前言Verilog数据类型Verilog四值逻辑系统寄存器数据类型regintegerreal 线网数据类型wiretrisupply1/supply0wand/triandwor/triortri1/tri0/ trireg 参数数据类型parameterlocalparamspecparam 如何定义数组常量表示方法二进制表示法八进制表示法十六进制...
- 文章目录 前言仿真语法Graphic Waveform数字波形简介从实际到仿真实际系统检测软件仿真模拟 “Hello world”之Graphic Waveform待仿真设计 一些绘制波形的操作添加端口创建时钟信号钳制与释放信号电平翻转生成随机序列总线设置 一些观察波形的操作波形缩放总线观察添加时标边沿寻找 波形仿真结果分析及重要注意事项一、如果判断仿真结果对与... 文章目录 前言仿真语法Graphic Waveform数字波形简介从实际到仿真实际系统检测软件仿真模拟 “Hello world”之Graphic Waveform待仿真设计 一些绘制波形的操作添加端口创建时钟信号钳制与释放信号电平翻转生成随机序列总线设置 一些观察波形的操作波形缩放总线观察添加时标边沿寻找 波形仿真结果分析及重要注意事项一、如果判断仿真结果对与...
- 控制信号（单脉冲信号）的跨时钟域传输问题存在两种情况，一种是从快时钟域到慢时钟域传输，如果用慢时钟强行采样快时钟域内的控制信号，可能存在采样不到信号的情况，而且很大概率采不到信号；另一种情况是从慢时钟域到快时钟域的控制信号传输问题，这种情况，快时钟一定能采样到慢时钟域内的控制信号，但是可能出现亚稳态问题； 下面针对这两种情况进行处理： 快时钟到慢时钟 有... 控制信号（单脉冲信号）的跨时钟域传输问题存在两种情况，一种是从快时钟域到慢时钟域传输，如果用慢时钟强行采样快时钟域内的控制信号，可能存在采样不到信号的情况，而且很大概率采不到信号；另一种情况是从慢时钟域到快时钟域的控制信号传输问题，这种情况，快时钟一定能采样到慢时钟域内的控制信号，但是可能出现亚稳态问题； 下面针对这两种情况进行处理： 快时钟到慢时钟 有...
- 目录 亚稳态（Metastability） 单比特信号同步 慢时钟域到快时钟域 快时钟域到慢时钟域 多比特信号同步 Handshake Mechanism 异步FIFO 参考链接 写在最后 这篇博文在于规范解释一些时序相关的概念，尽管之前也已经写过了很多类似的东西，但今天是站在校招结束的状态下做的一些总结，纯粹是想规范下自己的思路，但同时也会引用到之前相... 目录 亚稳态（Metastability） 单比特信号同步 慢时钟域到快时钟域 快时钟域到慢时钟域 多比特信号同步 Handshake Mechanism 异步FIFO 参考链接 写在最后 这篇博文在于规范解释一些时序相关的概念，尽管之前也已经写过了很多类似的东西，但今天是站在校招结束的状态下做的一些总结，纯粹是想规范下自己的思路，但同时也会引用到之前相...
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