5000字！FPGA开发必须知道的五件事FPGA（Field Programmable Gate Array 现场可编程门阵列）是一种可以重构电路的芯片，是一种硬件可重构的体系结构。它是在PAL（可编程阵列逻辑）、GAL（通用阵列逻辑）等可编程器件的基础上进一步发展的产物，是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。鉴于其可编辑，更灵活；产品上市时间短，节省了ASIC流片周期；避免一次性工程费用，用量较小时具有成本优势等特点，FPGA现已广泛应用于原型验证、通信、汽车电子、工业控制、航空航天、数据中心等领域。一、FPGA的技术发展历程FPGA技术从发明到现在已经经历了三十多年的发展历程，其核心价值是可编程性和灵活性。随着工艺技术、系统设计和应用创新的不断进步，FPGA技术也在不断创新和集成，实现了从逻辑器件到系统平台的转变。根据智慧芽研发情报库生成的技术路线图可见，在近十多年间，随着5G、人工智能、云计算等新技术的快速发展和广泛应用，对于FPGA等可编程逻辑器件的需求也越来越大，代表性技术详见下图：为了解决系统设计问题，FPGA越来越多地整合系统模块：高速收发器、存储器、DSP处理单元和完整处理器。同时还进一步集成了重要控制功能：比特流加密与验证、混合信号处理、电源与温度监控以及电源管理等。这些特性在Xilinx的Zynq系列和Intel的Arria系列中得到了充分体现。同时，器件也推动了工具的发展。系统FPGA需要高效的系统编程语言，现可利用OpenCL和C语言以类似软件的流程来编程。FPGA正在越来越多地取代传统上ASIC，在小批量、个性化的产品市场方面具有明显优势。二、FPGA的基本架构自Xilinx公司于1984年发明了世界首款基于SRAM可编程技术的FPGA至今，FPGA的基本架构已经确定，主要包括以下几个部分：可编程输入输出单元（IOB）：IOB是FPGA与外部设备进行信号交互的接口，可以支持多种电气标准和协议，如LVCMOS、LVDS、PCIe等。IOB可以配置为输入、输出或双向模式，可以实现信号缓冲、锁存、延迟等功能。可配置逻辑块（CLB）：CLB是FPGA实现逻辑功能的基本单元，每个CLB由两个SLICE组成，每个SLICE包含4个LUT（查找表）、8个寄存器、3个MUX（多路选择器）和一个CARRY4（进位链）。LUT可以实现任意6输入1输出的布尔函数，也可以用作分布式RAM或移位寄存器。寄存器可以实现数据锁存和同步功能。MUX可以将LUT扩展为7输入或8输入的选择器。CARRY4可以实现高速的加法、减法、比较等算术运算。嵌入式块RAM（BRAM）：BRAM是FPGA内部提供的大容量存储资源，可以用作数据缓存、队列、FIFO等应用。BRAM有18K和36K两种规格，可以配置为不同的位宽和深度，支持单口或双口模式，也可以级联成更大的存储空间。布线资源：布线资源是FPGA内部连接各种资源的网络，包括水平布线、垂直布线、长线、超长线等不同类型和长度的布线。布线资源通过开关矩阵（switch matrix）进行连接和分配，开关矩阵由可编程的开关组成，可以实现灵活的布线方案。底层内嵌功能单元：底层内嵌功能单元是FPGA内部提供的一些特殊功能模块，如数字时钟管理（DCM）、相位锁定环（PLL）、延迟锁定环（DLL）、全局时钟网络（GCLK）、全局置位网络（GRST）等。这些功能单元可以实现时钟生成、分频、相位调整、延迟补偿、时钟分配、复位分配等功能，提高了FPGA的性能和稳定性。内嵌专用硬核：内嵌专用硬核是FPGA内部集成的一些专用功能模块，如乘法器、除法器、DSP（数字信号处理器）、微处理器、PCIe控制器、以太网控制器等。这些硬核可以提供高效的计算和通信能力，降低了FPGA的逻辑资源消耗和功耗。三、FPGA开发流程FPGA的开发流程是利用EDA（Electronic Design Automation）开发软件和编程工具对FPGA芯片进行开发的过程，主要步骤如下：1）功能定义/器件选型：这个步骤主要进行方案验证、系统设计和FPGA芯片选型等准备工作。根据任务要求，评估系统的指标和复杂度，对工作速度和芯片本身的资源、成本等方面进行权衡，选择合理的设计方案和合适的器件类型。这个阶段往往会花费大量的时间，这个阶段之后一般已经完成了系统建模，功能划分，模块划分以及设计文档的撰写等工作。2）设计输入：这个步骤是将划分好的各功能模块用硬件描述语言（HDL）表达出来，常用的硬件描述语言有Verilog HDL和VHDL。以后的教程中我们主要讲解如何使用Verilog HDL进行FPGA设计。设计输入方式有三种形式：IP核、原理图、HDL。IP核是实现一定功能的模块，可以形成一个项目。原理图是一种最直接的描述方式，在可编程芯片发展的早期应用比较广泛，它将所需的器件从元件库中调出来，画出原理图。HDL是利用文本描述设计，可以分为普通HDL和行为HDL。普通HDL有ABEL、CUR等 ，支持逻辑方程、真值表和状态机等表达方式， 主要用于简单的小型设计 。而在中大型工程中，主要使用行为HDL，其主流语言是Verilog HDL和VHDL 。这两种语言都是美国电气与电子工程师协会 (IEEE)的标准，其共同的突出特点有：语言与芯片工艺无关，利于自顶向下设计，便于模块的划分与移植，可移植性好，具有很强的逻辑描述和仿真功能，而且输入效率很高。3）功能仿真：这个步骤是在编译之前对用户所设计的电路进行逻辑功能验证，此时的仿真没有延迟信息，仅对初步的功能进行检测。仿真前，要先利用波形编辑器和HDL等建立波形文件和测试向量 (即将所关心的输入信号组合成序列)，仿真结果将会生成报告文件和输出信号波形，从中便可以观察各个节点信号的变化。如果发现错误，则返回设计修改逻辑设计。4）逻辑综合：这个步骤是将高级抽象层次的语言描述转化成较低层次的电路结构。也就是说将硬件描述语言描述的电路逻辑转化成与门、或门、非门、触发器等基本逻辑单元的互连关系，也就是我们常说的门级网表。综合是创造性的转化过程，它不但能翻译我们的电路，还能够优化我们的电路，比如去除电路描述中冗余的电路结构，或者复用功能相同的电路结构。综合的目标和要求可以通过约束文件来指定，比如时序约束、面积约束、功耗约束等。5）前仿真：这个步骤也叫做综合后仿真，仿真时，把综合生成的标准延时文件反标注到综合仿真模型中去。因为综合后只能体现基本的逻辑门之间的互连关系，并不是实物电路，没有连线长度信息，所以前仿真只能评估门延时带来的影响，不能估计路径延时，前仿真结果和布线后实际情况还有一定的差距，并不十分准确。目前的综合工具较为成熟，一般的设计可以省略这一步。但如果布局布线后发现电路功能与设计意图不符，就需要回溯到前仿真来确定问题所在。6）实现与布局布线：这个步骤是将综合生成的逻辑网表配置到具体的FPGA芯片上，布局布线是其中最重要的过程。布局将逻辑网表中的硬件原语和底层单元合理地配置到芯片内部的固有硬件结构上，并且往往需要在速度最优和面积最优之间作出选择。布线根据布局的拓扑结构，利用芯片内部的各种连线资源，合理正确地连接各个元件。布局布线后就可以进行静态时序分析了，静态时序分析的方法是在布局布线后的实际电路中寻找寄存器和寄存器之间的最长路径延迟，通过最大延迟可以得出系统最大时钟速率。7）后仿真：这个步骤也称为时序仿真，是将布局布线的延时信息反标注到设计网表中来检测有无时序违规现象（即不满足时序约束条件或者器件固有的时序规则，如建立时间、保持时间等）。经过布局布线后，门与门之间的连线长度也确定了，所以后仿真包含的延迟信息最全，也最精确，能更好地反映芯片的实际工作情况。8）板级仿真与验证：这个步骤主要应用于高速电路设计中，对高速系统的信号完整性、电磁干扰等特征进行分析。板级仿真需要利用专业的软件工具和仪器设备来进行。9）芯片编程与调试：这个步骤是设计的最后一步，将EDA软件产生的数据文件（位数据流文件）下载到FPGA芯片中，进行实际的测试。芯片编程需要满足一定的条件，如编程电压、编程时序和编程算法等方面。调试时，需要利用逻辑分析仪、示波器等仪器设备来观察和分析芯片的工作状态，检查是否有功能错误或性能问题，如果有，就需要返回到前面的步骤进行修改和优化。四、FPGA的设计方法和技巧FPGA的设计方法有两种：自上而下和自下而上。自上而下是指从整体功能出发，逐步细化到各个模块，再实现每个模块的细节。这种方法有利于保持设计的一致性和完整性，但可能导致资源浪费和性能降低。自下而上是指从最基本的模块开始，逐步组合成复杂的功能，再整合到整体设计中。这种方法有利于优化资源和性能，但可能导致设计的复杂度和难度增加。无论采用哪种方法，都需要注意以下几个技巧：1）遵循良好的编码规范：编码规范是指一套约定俗成的编写HDL代码的规则和习惯，它可以提高代码的可读性、可维护性和可重用性，也可以避免一些常见的错误和问题。一些常用的编码规范有：使用有意义的变量名、注释和空格；使用一致的缩进和对齐方式；使用明确的赋值语句和运算符优先级；使用合理的信号类型和范围；使用同步复位和时钟边沿触发等。2）使用层次化和模块化的结构：层次化和模块化是指将一个复杂的设计分解为若干个相对简单的子模块，然后将这些子模块按照一定的逻辑关系连接起来，形成一个完整的设计。这样做可以提高设计的清晰度和可管理性，也可以方便地进行测试、修改和重用。一些常用的层次化和模块化的方法有：使用顶层模块、中间层模块和底层模块；使用总线、接口和协议；使用库、包和组件等。3）利用参数化和生成语句：参数化和生成语句是指使用一些特殊的语法或关键字来定义一些可变的参数或条件，然后根据这些参数或条件来生成不同的代码或结构。这样做可以提高代码的灵活性和通用性，也可以减少代码的冗余和重复。一些常用的参数化和生成语句有：使用generic、parameter、define等定义参数；使用for loop、generate、case等生成结构等。4）避免时序冒险和组合逻辑回路：时序冒险是指由于信号在不同路径上传输延迟不同，导致输出信号在一个时钟周期内发生多次跳变或错误变化的现象。组合逻辑回路是指由于信号在多个组合逻辑门之间形成环路，导致输出信号依赖于自身状态而不稳定或振荡的现象。这些现象都会影响FPGA的正确性和稳定性，甚至导致硬件损坏或故障。一些常用的避免时序冒险和组合逻辑回路的方法有：使用同步设计原则；使用触发器、锁存器、寄存器等存储元件；使用延迟器、滤波器、去抖动器等处理元件；使用状态机、计数器、定时器等控制元件等。5）使用有效的调试手段：调试是指在设计过程中检查和修正错误或问题的过程，它是保证FPGA正确工作的重要环节。调试可以分为软件调试和硬件调试两种。软件调试是指在仿真环境中使用一些工具或方法来观察和分析FPGA的运行情况，找出潜在的错误或问题。硬件调试是指在实际的硬件设备上使用一些工具或方法来观察和分析FPGA的运行情况，找出实际的错误或问题。一些常用的调试手段有：使用断点、单步执行、变量监视、波形显示等软件工具；使用示波器、逻辑分析仪、信号发生器等硬件工具；使用测试平台、测试向量、测试套件等测试方法等。五、FPGA技术研发趋势如今，FPGA技术依然在不断演进，主要从以下四个维度在不断突破研发瓶颈。首先，制程技术的进步：制程技术是影响FPGA性能、功耗、成本和可靠性的重要因素。随着制程技术的不断发展，FPGA可以采用更小的晶体管尺寸，从而提高集成度、降低功耗、缩小芯片面积、提高运行速度和信号完整性。目前，主流的FPGA厂商如赛灵思（Xilinx）和英特尔（Intel）已经推出了基于7nm和10nm工艺的FPGA产品，未来还有望进入5nm甚至3nm工艺。第二，系统级集成的需求：随着应用领域的不断拓展，FPGA需要与其他类型的芯片进行系统级集成，以提供更强大和更灵活的功能。例如，在人工智能、云计算、边缘计算等领域，FPGA需要与CPU、GPU、DSP、ASIC等芯片进行协同计算，以提高性能和效率。为了实现系统级集成，FPGA需要采用更先进的封装技术，如2.5D或3D堆叠技术，以实现高密度、高带宽和低延迟的互连。第三，平台化和可编程性的提升：为了满足不同应用场景和用户需求，FPGA需要提供更高层次的抽象和可编程性，以降低开发门槛和时间。例如，赛灵思推出了ACAP（Adaptive Compute Acceleration Platform）平台，它是一种新型的FPGA架构，可以通过软件工具和库来配置和优化不同类型的计算引擎，如逻辑、存储、DSP、AI等。ACAP平台可以实现更快速、更灵活、更智能的计算加速。第四，新兴应用领域的驱动：随着科技的进步和社会的发展，FPGA面临着新兴应用领域的挑战和机遇。例如，在5G通信、物联网、自动驾驶、医疗设备等领域，FPGA需要提供更高的带宽、更低的延迟、更强的安全性和更好的适应性。为了适应这些应用领域，FPGA需要不断创新和优化其架构、功能和接口。身为FPGA开发大军的一员，希望本文给你带来了或多或少的帮助。FPGA作为一种灵活、高效的数字电路解决方案，在各个领域发挥着越来越重要的作用。未来，我们可以期待更多更先进的FPGA应用出现，为我们的生活带来更多的改变和便利。

在5G无线、卫星通信、雷达探测、航天测控等复杂系统设计中，FPGA工程师扮演着重要角色。对于一个FPGA团队来说，需要根据项目需要完成产品的设计和验证，保证项目的交付。为了在越来越复杂的系统设计中，FPGA工程师之间保持高效沟通和工作推进，这就需要找到一个适合的设计方法论。目标是通过在设计团队之间建立一个通用的方法来提高FPGA设计团队的生产力，同时允许跨团队交换设计模块。FPGA设计中的三个关键因素：FPGA工程管理FPGA设计方法FPGA芯片选择首先，需要建立FPGA中实现系统设计的可预测性路线图。实现可预测结果的三个步骤是：适当的项目计划和范围。准确选择FPGA芯片，以确保当今和未来的项目可以使用正确、成熟的技术。遵循FPGA设计开发的最佳实践，以缩短设计周期，并确保设计按时完成，设计模块可以在未来的项目中以最小的代价进行复用。所有三个元素需要顺利地一起工作，以确保成功的FPGA设计，如图1所示。 图1 成功进行FPGA设计的三个步骤供应商的选择应该是两家公司之间的长期合作关系，特别是设计软件和IP Core的授权。通过共享路线图和共同管理现有项目，不仅可以确保当前项目的成功，还可以及时为未来的项目提供正确的解决方案。一个基于经验的微调过程，以确保项目的成功。FPGA设计方法，这是最佳实践方法的主要焦点。这涵盖了从基础到高级技术的完整FPGA设计流程。这种方法是独立于FPGA供应商，因为适用于FPGA的设计实践，但同时需要结合FPGA的设计软件，比如Vivado和Quartus的设计环境不同，相关的设计流程有所不同。对于FPGA工程师而言，设计流程大同小异，可以快速切换。图2所示的图表显示了最佳实践设计方法论。 图2 FPGA设计最佳实践设计方法Board Layout、RTL设计、IP重用、功能验证和时序收敛，往往是设计团队拥有不同设计方法的领域，工程师需要获得一致的结果和缩短设计周期。FPGA设计中面临的许多挑战并不是FPGA设计所特有的，而是设计中常见的挑战。与ASIC设计相比，FPGA设备本身确实提供了独特的挑战和机会。FPGA设备性能的提高导致针对FPGA的设计更加复杂，ASIC工程师与FPGA工程师可以相互转换。这导致许多设计团队将ASIC设计原则迁移到FPGA设计。总的来说，这对FPGA设计流程有好处。然而，它需要与FPGA带来的设计流程的好处相平衡。FPGA的可编程特性为在系统中执行更多的验证打开了大门。当正确使用时，这可以大大加快验证周期，但如果滥用，它会延长设计周期。I／O的可配置特性提供了ASIC设计中不存在的挑战。同时，行业使用的EDA工具在功能和成本上，FPGA和ASIC也有所不同。FPGA工程师需要熟悉FPGA厂商软件，比如Vivado或者Quartus设计软件。FPGA工程师通常负责编写和验证设计的RTL代码，负责在FPGA中实现设计，并帮助在最终系统中进行联调。FPGA工程师在PCB设计中扮演着重要的角色。负责从FPGA设计软件生成FPGA引脚输出。因此，FPGA工程师需要与硬件PCB设计工程师进行原理图确认，任何修改都需要提供更新的引脚分配，并最终进行实现和验证。在实际的FPGA设计过程中，FPGA工程师除了最基本的RTL代码设计、仿真和调试外，还需要非常熟悉项目所涉及的技术路线、信号处理过程、系统架构等，常常也需要参与到系统方案的设计制定，并给出最佳实现方案。因此，对于FPGA工程师而言，最难的不是写RTL代码，而是在一个复杂系统设计中，需要涉及技术方案制定、架构设计、深入理解技术协议、模块设计与验证、系统集成、整个系统的联调，以及与其他部门的协作。此外，需要有好的领导来带领FPGA团队，避免非专业领导过多干预FPGA团队的正常工作。在系统设计过程中，经常会遇到各种问题，尤其是在系统调试阶段，FPGA常常成为“背锅侠”。FPGA工程师又要通过各种手段去证明自己的设计没问题，还需要定位出问题出现的原因。每一款产品的成功推出，背后都是一部“研发风云录”。总结起来，为了实现复杂系统设计，FPGA工程师需要：制定详细的设计方案和系统架构掌握FPGA信号处理与接口设计方法做好工程管理和维护掌握仪器设备的使用和问题排故 

基于FPGA-Jetson的智能电网硬件实时联合仿真段通1, Venkata Dinavahi2, 程天石21 国家数字交换系统工程技术研究中心，河南 郑州 4500022 阿尔伯塔大学，加拿大 埃德蒙顿 T6G0X9摘要智能电网是一个电力网络和通信网络耦合的物理信息电力系统（CPPS, cyber-physical power system），这种双域耦合的特性使得对其实时仿真成为难点。不同于现有基于软件同步的联合仿真方法，借助了FPGA的可编程计算能力和Jetson的实时操作系统，设计了基于FPGA-Jetson平台的智能电网硬件实时联合仿真架构，在FPGA板卡内进行电力系统仿真，在Jetson平台中完成信息通信系统仿真，利用PCIe数据通道模拟双域的信息交互。通过充分发掘各个模块的计算和数据传输能力，可以实现对“电网+通信网”双域联合的实时仿真。最后，针对广域 AC-DC 混合输电网和微电网两个典型智能电网场景设计了相应的实时仿真模型及参数，验证了所提实时联合仿真架构的可行性和可扩展性。关键词： 智能电网 ; 硬件仿真 ; 实时仿真 ; FPGA ; Jetson1 引言自“工业 4.0”的概念提出以来，信息与通信技术（ICT, information and communication technology）正越来越多地融入工业基础设施。作为工业领域的重要组成部分，电力网络（简称“电网”）也正在与ICT深度融合。在传统电网中，电力通常是由火电厂、水电厂、核电厂等发电设施产生，并通过一个庞大的电力传输网络输送给各个区域的用户。随着居民和工业用电需求的日益增长，低容量、低可靠性的老旧电力设施和僵化复杂的人工运维管理模式逐渐难以满足未来电力网络的发展需求。在这样的大背景下，智能电网（SG, smart grid）应运而生，将ICT全面应用到传统电力网络的基础设施中，实现对整个电力系统的实时监测和智能管控，这也代表了未来的电力网络体系架构发展方向[1-2]。在智能电网的研究中，仿真技术是十分重要的。电力网络实体铺设、试验的巨大成本，使得对大型电网实体铺设之前的模拟仿真十分关键。传统电网的仿真，主要关注两个方面：使电力设备的数学仿真模型更为精确，以还原真实设备的电力参数（即仿真精度）；快速求解大型电网拓扑产生的微分方程组，使仿真的速度更快（即仿真速度）。然而，在智能电网中，电力系统是和通信网络耦合的，因此智能电网又被称作物理信息电力系统。在这个系统里，电力节点或设备的参数要通过信息系统进行采样、传输、和分析，电网的控制指令也需要通过信息通信系统进行传输和生效。因此，纯粹的电力系统仿真已经难以模拟或还原整个智能电网的运行过程和电力参数。在这个背景下，电网-通信网联合仿真（co-simulation）的机制设计成为智能电网仿真领域所关注的另一个研究重点[3-4]。现有联合仿真的方法多集中于软件层面的设计：将现有电力系统的仿真软件（如PSCAD/EMTDC、PLSF、Matlab Simulink等）的仿真数据，与通信网络仿真软件（如NS2/3、OMNeT++、OPNET 等）的仿真数据交互同步[5,6,7,8,9,10,11]；而电力仿真是基于离散时间的（以时间步长驱动），网络仿真是基于离散事件的，因此需要对网络仿真软件的逻辑进行更改，使得电力仿真的时间每前进一步长或多步长，网络仿真和电力仿真均能到达相同的仿真时间点，这带来了数据同步难、仿真速度慢的问题。在电力系统仿真中，实时仿真（real-time simulation）是一种可以实时输出与真实电力系统中电力参数相匹配结果的仿真方法，即仿真结果输出的速度能够达到真实电力系统运行的速度。因此，实时仿真对电网实际运行过程中的状态模拟和操作控制均具有相当重要的作用。近年来，随着数字孪生等技术概念的提出，实时仿真技术成为构建智能电网的数字映射系统的核心技术之一。显然，有软件层面的联合仿真机制无法达到实时仿真的效果。为实现实时联合仿真，硬件仿真器成为首选。例如，在文献[12-13]中用到的商用硬件电力仿真器RT-LAB，文献[14-15]中用到的商用硬件仿真器RTDS。在以上研究中，网络仿真软件（如OPNET）在 PC 端运行，实时电力仿真则在硬件仿真器上进行。这种方法虽然能实现实时仿真，但其专用硬件和 PC 端中网络仿真软件的连接和数据同步更为复杂，且专用硬件仿真器内部的仿真逻辑和实现方法并未公开，缺乏一般性和研究可复制性。基于以上分析，本文提出了一种基于 FPGAJetson的实时仿真架构，FPGA已经被广泛应用于电力系统的实时仿真，Jetson则是NVIDIA推出的具备实时操作系统的计算平台，可专门用于计算和仿真的加速。在所提架构中，FPGA负责电力设施层的实时仿真，Jetson负责信息通信层和电网控制层的实时仿真；通过快速的PCIe通道互联，可将电力设施层和信息通信层仿真的数据进行实时交互。通过多块FPGA-Jetson平台之间的接口设计，可实现所仿系统规模的扩展性。本文所提实时仿真架构解决了智能电网实时仿真的3个技术难题。● 电力设施层和信息通信层数据交互过程的真实模拟问题，本文采用基于FPGA的小步长仿真+PCIe快速通道读写的方式解决。● 信息通信层的实时仿真适配问题，本文提出用新颖的基于传输参数时间库的仿真方法解决。● 贴合不同电网场景的参数设计和配置问题，本文在所提实时仿真架构的基础上，设计了两个实时仿真的典型应用案例，AC 和 DC 混合输电网场景以及 15 节点的微电网场景，采用了符合实际电网的电力设备模型和通信系统协议。通过对所占资源和仿真速度的分析，验证所提实时仿真架构的可行性和优势。2 结束语本文借助FPGA的可编程计算能力和Jetson的实时操作系统，设计了基于FPGA-Jetson的智能电网硬件实时联合仿真平台，在FPGA板卡内进行电力系统仿真，在Jetson平台中完成通信系统仿真，通过 PCIe 快速通道模拟双域的信息交互。通过充分利用各个模块的计算和数据传输能力，可以实现对电网+通信网双域联合的实时仿真。为验证所提仿真架构的有效性，本文针对智能电网中两个典型的场景案例（广域 AC-DC 混合输电网、微电网场景）设计了相应的仿真平台并介绍了实现细节。通过对其电力设备模型、通信传输机制的模拟，可以在充分利用板卡资源的情况下完成对相应场景的实时仿真。本文所提实时仿真架构可用于各类智能电网场景下的状态模拟、数据分析、操作控制，也对未来搭建与智能电网对应的实时数字映射系统具有较高的参考价值。3 原文链接http://www.infocomm-journal.com/wlw/article/2021/2096-3750/2096-3750-5-4-00037.shtml

【功能模块】atlas200AI加速模块+xilinx XC7A200T-2FBG676I【操作步骤&问题现象】1、atlas200AI模块作为RC与fpga链接，pcie 2.0 x4 2、正常情况下atlas能正常启动且正常通信，异常情况 概率性出现如下AER报错，且反复重启，出现概率50%以上；【截图信息】【日志信息】（可选，上传日志内容或者附件）

Atlas200做主控，RC模式，FPGA做从控，请帮忙检视原理图，谢谢发件人：simoney0918@163.com

【功能模块】  Atlas200做主控，RC模式，FPGA做从控，请帮忙检视原理图，谢谢，发件人674818426@qq.com【操作步骤&问题现象】1、2、【截图信息】【日志信息】（可选，上传日志内容或者附件）

## 线上茶思屋介绍 加拿大多伦多异构编译器实验室线上茶思屋系列讲座主要围绕性能倍增、根技术创新等主题，通过邀请学术界知名学者和专家开展系列分享活动，探讨异构编程、编译优化、芯片协同、编程语言、程序分析、RichBin、安全计算、虚拟机、IDE大颗粒等前沿课题。 本期邀请到多伦多大学的 Paul Chow 教授为大家带来演讲，内容介绍如下。 ## AIgean: An Open Framework for Deploying Machine Learning on Heterogeneous Clusters ### 主讲人 多伦多大学 Paul Chow 教授，FIEEE，FEIC加拿大工程院院士 ### 讲座概要 AIgean, pronounced like the sea, is an open framework to build and deploy machine learning (ML) algorithms on a heterogeneous cluster of devices (CPUs and FPGAs). We present AIgean as a use case for our multi-FPGA deployment infrastructure: Galapagos. AIgean provides a full end-to-end multi-FPGA/CPU implementation of a neural network. The user supplies a high-level neural network description and our tool flow is responsible for the synthesizing of the individual layers, partitioning layers across different nodes as well as the bridging and routing required for these layers to communicate. If the user is an expert in a particular domain and would like to tinker with the implementation details of the neural network, we define a flexible implementation stack for ML that includes the layers of Applications & Algorithms, Cluster Deployment & Communication, and Hardware. The Cluster Deployment & Communication and Hardware leverages the Galapagos layer abstractions where the communication protocol is abstracted from the application and the hardware implementations are abstracted from the physical hardware being used. This allows the user to modify specific layers of abstraction without having to worry about components outside of their area of expertise. We demonstrate the effectiveness of AIgean with three use cases: a small network running on a single network-connected FPGA, an autoencoder running on three FPGAs, and ResNet-50 running across twelve FPGAs. ### 主讲人介绍  Paul Chow教授就职于多伦多大学爱德华·罗杰斯电气与计算机工程系，担任IEEE院士和加拿大工程院院士，主要研究方向是将FPGA嵌入计算设备，以便轻松部署应用程序。他特别关注在异构环境中大规模实现FPGA与CPU及其他设备无缝交互、设备对等、对应用程序透明等方面的研究。 ### 演讲视频 https://www.bilibili.com/video/BV1144y1H7vY/ --- 关注 **毕昇编译** 获取编译技术更多信息  添加小助手微信进入**Compiler SIG群**，Compiler SIG 每双周周二举行技术例会，同时有一个技术交流群讨论 GCC、LLVM 和 JDK 等相关编译技术。 

为了在半导体产业一轮一轮的洗牌中立于不败之地，越来越多的巨头开始抱团取暖。1 月 27 日，国家市场监管总局反垄断局发布公告称，自 2021 年 1 月 19 日，收到超威半导体公司（AMD）收购赛灵思公司（Xilinx）股权案的经营者集中反垄断申报之后，历经一年时间，在申请方补充好申报材料之后立案，通过审查，市场监管总局决定附加限制性条件批准此案。早前，美国、欧洲和英国监管机构亦已通过此项收购案。如果 AMD 能够成功将赛灵思纳入自己旗下，对双方而言都将是一个巨大的机遇，也将给全球半导体领域的竞争打开新格局。1、巨头抱团取暖为了在半导体产业一轮一轮的洗牌中立于不败之地，越来越多的巨头开始抱团取暖。202 0年 10 月，AMD 宣布拟以 350 亿美元换股方式收购赛灵思全部股权。AMD 于 1969 年在美国注册成立，是全球领先的微处理器厂商，1979 年、2015 年分别在纽约证券交易所、纳斯达克证券交易所上市，其 CPU、GPU、主板芯片组等产品覆盖计算机、通信和消费电子等各个领域。赛灵思于 1984 年在美国注册成立，是全球最大的可编程芯片（FPGA）厂商，1989 年在纳斯达克证券交易所上市，其研发的 FPGA 芯片、软件设计工具等产品也广泛覆盖人工智能、数据中心和自动驾驶等领域。AMD 收购赛灵思对双方而言都是一个双赢的结果，既可加速赛灵思向数据中心等领域的转型，也能使 AMD 产品组合更加多样化，从而实现双方产业布局和技术优势的互补。根据市场研究机构 IC Insights 估算，2021 年 AMD 营收同比增长 65%，约为 161 亿美元，而赛灵思 2021 年营收超过 30 亿美元（不到 40 亿），二者合并之后将进入全球前十大半导体公司之列，约排在第九位，位于同属芯片设计业的高通、英伟达和美国博通之后。国家市场监管总局表示，经评估后，认为申报方提交的附加限制性条件承诺方案，可减少并购交易对市场竞争的不利影响，因此决定在附加限制性条件的情况下，允许 AMD 与赛灵思的并购案。具体要求交易双方和集中后实体履行如下义务：向中国境内市场销售超微 CPU、超微 GPU 与赛灵思 FPGA 时，不得以任何方式强制进行搭售，或者附加任何其他不合理的交易条件；不得阻碍或限制客户单独购买或使用上述产品；不得在服务水准、价格、软体功能等方面歧视单独购买上述产品的客户。此前，美国、欧洲和英国监管机构亦已通过此项收购案。国家市场监管总局有条件批准 AMD 收购赛灵思，为全球半导体行业规模最大的交易之一扫清了道路。按照收购协议，交易完成后，AMD 股东将拥有合并后公司 74% 的股权，赛灵思股东拥有其余 26%。AMD 总裁兼首席执行官苏姿丰（Lisa Su）将继续作为收购后公司的首席执行官，赛灵思总裁兼首席执行官 Victor Peng 则将加盟 AMD 担任总裁职务，负责赛灵思业务和战略增长计划。据悉，新公司将拥有多达 1.3 万名工程技术人员，合并年研发投入 27 亿美元。2、FPGA 竞争格局生变事实上，此次 AMD 收购赛灵思，与 2015 年全球最大桌面与服务器处理器厂商英特尔收购全球第二大 FPGA 厂商 Altera 如出一辙。随着数据中心应用日益复杂，在软件定义系统潮流下，可编程逻辑器件 FPGA 在构建数据中心系统中发挥的作用越来越大，服务器处理器与 FPGA 的搭配，更易在数据中心应用中取得性能与灵活性兼具的优势。FPGA 即现场可编程门阵列芯片，顾名思义，这种可编程的芯片给了开发者更为灵活的开发空间，因此广泛应用在从消费电子到数据中心到 5G 通信，以及无人车等诸多前沿科技领域。虽然 FPGA 本身的市场规模并不大，但却是通往 5G 通信、数据中心、无人驾驶、国防等诸多千亿美元级别市场的钥匙。随着目前 5G 时代的进展以及 AI 的推进速度，FPGA 全球市场规模近年来稳步增长，根据Market Research Future 的预测，FPGA 全球市场规模在 2025 年有望达到约125.21 亿美元。根据 Market Research Future 的统计，2018 年全球最大的 FPGA 市场为亚太地区，因为下游数据中心、5G 和人工智能市场在未来的增长大部分集中在亚太地区，亚太地区在 FPGA 的需求上也将增长最快。到 2025 年，亚太地区在全球 FPGA 市场中的占比预计将会继续提高至 43.94%。其中，中国市场是亚太地区市场最主要的构成部分和增长引擎。目前，FPGA 市场主要由赛灵思和英特尔主导。2015 年，英特尔以 167 亿美元收购了 Altera，将后者的 FPGA 产品和自己的 CPU 搭配起来销售，以替代英伟达的 GPU。这次收购不仅可以帮助赛灵思在与英特尔的竞争中取得优势，也让 AMD 在数据中心市场配备更多弹药。收购完成后，AMD 将同时拥有 CPU+GPU 和 CPU+FPGA 的产品组合，直接补强在数据中心领域的核心竞争力，并籍此更广泛地接触工业、汽车等行业客户，进一步从英特尔手中竞争市场份额。过去几年，半导体市场一直在进行行业整合。英特尔、博通、高通等行业巨头都在大举收购，为未来业务进行战略布局。但受全球反垄断监管政策影响，并购难度日益加强。目前，英伟达 400 亿美元收购英国芯片公司 ARM 的交易正受到美国、英国、欧洲等监管机构的密切审查。

Atlas主，FPGA做从， Atlas的最小系统和调试接口，还有与FPGA的连接，请帮忙申请原理图，谢谢

英特尔® FPGA 技术大会 (IFTD) 活动将于 2021 年 12 月 7 日至 10 日（为期四天）在全球采用线上方式举办。IFTD 期间，英特尔专家与合作伙伴将主持召开多场面向开发人员的网络研讨会和演示，为观众展示英特尔® FPGA、SmartNIC、基础设施处理单元 (IPU) 等卓越的英特尔产品。活动内容丰富多样，涵盖云、网络、嵌入式设备和产品技术等相关会议，您可以根据自身需求来安排时间。在这四天时间里，您将了解英特尔解决方案如何帮助您解决最严峻的设计挑战，以及如何提供出色的灵活性帮助您满足瞬息万变的市场需求。

以英特尔前CEO戈登摩尔命名的摩尔定律，是指集成电路中的晶体管数量每两年翻一番。55年来，半导体行业一直用摩尔定律来制定路线图和研发目标。为延续摩尔定律、实现芯片小型化，55年间新技术不断涌现。但从历史上看，晶圆的光掩模限制了单个芯片的最大尺寸，芯片制造商和设计人员不得不用多个芯片来完成提供的功能。很多情况下，甚至是多个芯片提供相同的功能，就像是处理器的内核和内存模块那样。之前一直在用的SoC（片上系统）技术可以组合不同的模块，模块之间通信速度更快的同时，功耗更低、密度更高，而且成本更低。但近年来，先进制造节点的成本增加，削弱了SoC技术在成本上的优势。在最新的台积电2021开放创新平台活动上，Alchip Technologies研发副总裁James Huang表示Chiplet“小芯片”和先进的封装技术，可以提供比单个SoC更有竞争力的成本结构，同时保持接近的性能和功耗。其引用了两项对小芯片/封装发展至关重要的技术：一项是台积电的 3DFabric 和CoWos组合技术，另一项是Alchip的APLink die-to-die (D2D) I/0技术。Chiplet“小芯片”技术，顾名思义，就是用多个小芯片封装在一起，用die-to-die内部互联技术，组成异构System in Packages（ SiPs）芯片。而更小的芯片单体，可以提高每片晶圆的利用率，从而降低成本。图源EETimes但为了维持摩尔定律，Chiplet“小芯片”技术还需要提供与SoC技术接近的性能，需要AIchip的APLink D2D I/0技术支撑多个小芯片之间的高速数据流。APlink 1.0使用的是台积电的12nm工艺，速度是1Gbps；APlink 2.0用的是7nm工艺，速度是4Gbps；正在测试的APLink 3.0已经有16Gbps的速度。根据路线图，即将推出的APLink 4.0会采用 3nm D2D工艺。APlink 4.0 IP 将支持北/南、东/西方向和对称式PHY对齐，以尽量减少D2D线长，其互连拓扑的I/O总线会用标准的内核电压，PHY宏的速度将达到12Tbps，每条DQ的速度达到16Gbps，且只有5纳秒延迟 。图源EETimesChiplet“小芯片”技术涉及封装、EDA、芯片架构设计等多个领域，也有机会重构半导体产业链。但最后落地的关键是商业模式，Chiplet“小芯片”还需要点时间来证明自己。编译自https://www.eetimes.com/moving-from-socs-to-chiplets-could-help-extend-moores-law/来源“雷锋网”本文作者：量衡原文链接 | https://www.leiphone.com/category/chips/CPV1K4EfPCiQ60Ln.html

11月18日消息，瑞萨电子发布了主打超低功耗、低成本的ForgeFPGA系列产品，正式进入FPGA（Field-programmable gate array，现场可编程逻辑门阵列）市场。瑞萨电子宣称与非FPGA设计和其他的同类方案相比，他们的ForgeFPGA芯片成本更低，预计批发价格会低于0.5美元，约合3.2元人民币。其宣称大量之前受限于成本原因而无法使用FPGA芯片的C端和物联网产品都将收益。瑞萨电子物联网和基础设施业务部们副总裁Davin Lee表示：“我们渴望将我们在小型、低成本、可编程市场的领先地位扩展到FPGA”。ForgeFPGA系列的目标场景是需求少于5000个逻辑门的应用，有1K和2K LUT的版本。其预计待机功耗低于20uA，是现有功耗最低的产品，约为竞品的一半。ForgeFPGA使用与之前大获成功的GreenPAK系列相同的商业模式，产品提供了免费的开发软件，无需支付许可费。该软件提供用基于原理图的“宏单元模式”和“HDL”模式（FPGA老手熟悉的Verilog环境），以适应新老FPGA开发人员的需求。瑞萨电子计划提供包括具有互补MCU、模拟、电源和计时器件等ForgeFPGA组件，以简化设计过程并降低客户的应用风险。ForgeFPGA的工程样品已上市，并提供测试版的设计软件和开发套件。首款ForgeFPGA是1K LUT的产品，预计2022年第二季度量产。来源“雷锋网”本文作者：量衡原文链接 | https://www.leiphone.com/category/chips/CPV1K4EfPCiQ60Ln.html

1.FPGA做从，Atlas200做主RC模式，请帮忙检视原理图，谢谢，发件人870229335@qq.com，2.在上一次检视基础上增加USB2.0部分电路作虚拟网口，请着重检视该部分3.上一次检视链接贴，https://bbs.huaweicloud.com/forum/thread-163520-1-1.html

FPGA做从，Atlas200做主RC模式，请帮忙检视原理图，谢谢，发件人870229335@qq.com

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