- 今天看用选择器实现总线设计的程序中（【 FPGA 】总线实现形式之选择器），选择器控制信号部分用到了抢占式优先级译码器，这里单独把这个抢先式优先级译码器抽出来讲讲看： 高位优先，下面是Verilog HDL代码： `timescale 1ns / 1ps//// Company: // Engineer: // // Create Date: 11:49:31 11/05... 今天看用选择器实现总线设计的程序中（【 FPGA 】总线实现形式之选择器），选择器控制信号部分用到了抢占式优先级译码器，这里单独把这个抢先式优先级译码器抽出来讲讲看： 高位优先，下面是Verilog HDL代码： `timescale 1ns / 1ps//// Company: // Engineer: // // Create Date: 11:49:31 11/05...
- 参考一： 三态指其输出既可以是一般二值逻辑电路，即正常的高电平（逻辑1）或低电平（逻辑0），又可以保持特有的高阻态。 高阻态是一个数字电路里常见的术语，指的是电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响，和没接一样，类似于引脚悬空，如果用万用表测的话有可能是高电平也有可能是低电平，随它后面接的东西定。 处于高阻抗状态... 参考一： 三态指其输出既可以是一般二值逻辑电路，即正常的高电平（逻辑1）或低电平（逻辑0），又可以保持特有的高阻态。 高阻态是一个数字电路里常见的术语，指的是电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响，和没接一样，类似于引脚悬空，如果用万用表测的话有可能是高电平也有可能是低电平，随它后面接的东西定。 处于高阻抗状态...
- FINDING THE position of a passive source based on measurements from an array of spatially separated sensors has been an important problem in radar, sonar, and global positioning ... FINDING THE position of a passive source based on measurements from an array of spatially separated sensors has been an important problem in radar, sonar, and global positioning ...
- 上篇博文：组合逻辑中的竞争与险象问题（二）讲了半开关的相关知识，更确切的说是竞争的根源问题。这篇博文将险象问题。 险象的定义 有竞争引起的非预期行为就叫做险象。 可见，竞争是险象的前提。但是竞争就一前提的存在，并不一定会引起险象，什么样的竞争会引起险象呢？ 下面对此进行分析： 半开关是竞争产生的根源因此要找到竞争与险象的关系，只需要仔细分析一下与门半开关和或门半开关... 上篇博文：组合逻辑中的竞争与险象问题（二）讲了半开关的相关知识，更确切的说是竞争的根源问题。这篇博文将险象问题。 险象的定义 有竞争引起的非预期行为就叫做险象。 可见，竞争是险象的前提。但是竞争就一前提的存在，并不一定会引起险象，什么样的竞争会引起险象呢？ 下面对此进行分析： 半开关是竞争产生的根源因此要找到竞争与险象的关系，只需要仔细分析一下与门半开关和或门半开关...
- 1、数制转换 R进制数转换为十进制数：按权展开，相加 十进制数转化为R进制数：整数部分，除R取余法，除到商为0为止。小数部分，乘R取整法，乘到积为0为止。 二进制数转化八进制数：三位一组，整数部分左边补0，小数部分右边补0。反之亦然。 二进制数转化十六进制数：四位一组，整数部分左边补0，小数部分右边补0。反之亦然。 2、什么是竞争和冒险？如何消除？ 之前写过类似... 1、数制转换 R进制数转换为十进制数：按权展开，相加 十进制数转化为R进制数：整数部分，除R取余法，除到商为0为止。小数部分，乘R取整法，乘到积为0为止。 二进制数转化八进制数：三位一组，整数部分左边补0，小数部分右边补0。反之亦然。 二进制数转化十六进制数：四位一组，整数部分左边补0，小数部分右边补0。反之亦然。 2、什么是竞争和冒险？如何消除？ 之前写过类似...
- 1、时钟域概念： 假如设计中所有的触发器都使用一个全局网络，比如FPGA的主时钟输入，那么我们说这个设计只有一个时钟域。假如设计有两个输入时钟，如图1所示，一个时钟给接口1使用，另一给接口2使用，那么我们说这个设计中有两个时钟域。 2、同步时钟域与异步时钟域概念： 同步时钟域是指时钟频率和相位具有一定关系的时钟域，并非一定只有频率和相... 1、时钟域概念： 假如设计中所有的触发器都使用一个全局网络，比如FPGA的主时钟输入，那么我们说这个设计只有一个时钟域。假如设计有两个输入时钟，如图1所示，一个时钟给接口1使用，另一给接口2使用，那么我们说这个设计中有两个时钟域。 2、同步时钟域与异步时钟域概念： 同步时钟域是指时钟频率和相位具有一定关系的时钟域，并非一定只有频率和相...
- 这里不对二者进行全面的举例分析，因为水平有限，只是对这两者之间的区别有些疑惑，是不是for能用的地方，generate for也能用呢？又如何用呢？ 关于generate for的总结见博文：Verilog 中如何无误使用 generate for？ 还是举这个例子： https://hdlbits.01xz.net/wiki/Vectorr Given an 8-b... 这里不对二者进行全面的举例分析，因为水平有限，只是对这两者之间的区别有些疑惑，是不是for能用的地方，generate for也能用呢？又如何用呢？ 关于generate for的总结见博文：Verilog 中如何无误使用 generate for？ 还是举这个例子： https://hdlbits.01xz.net/wiki/Vectorr Given an 8-b...
- 从秋招的经验来看，Verilog设计类的题目，如：奇偶分频，状态机，序列检测，波形产生，跨时钟域处理，门控时钟，同步FIFO，格雷码与二进制码转换，异步复位同步释放，时钟切换，异步FIFO等，其中最为复杂的恐怕属于时钟切换了吧。 无毛刺的时钟切换英文名叫：Glitch-free clock switching circuit，不要把 Clock Domain Convers... 从秋招的经验来看，Verilog设计类的题目，如：奇偶分频，状态机，序列检测，波形产生，跨时钟域处理，门控时钟，同步FIFO，格雷码与二进制码转换，异步复位同步释放，时钟切换，异步FIFO等，其中最为复杂的恐怕属于时钟切换了吧。 无毛刺的时钟切换英文名叫：Glitch-free clock switching circuit，不要把 Clock Domain Convers...
- 转发一篇博文，挺喜欢它的那个层次图，很清晰的反映了数字集成电路的层次关系：https://blog.csdn.net/bsbhenry/article/details/82556215 数字电路的设计，是按照层次化的方式进行的。在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑盒子或模型来替代。典型的抽象层次：器件、电路、门、功能模块、系统。 这点类似于... 转发一篇博文，挺喜欢它的那个层次图，很清晰的反映了数字集成电路的层次关系：https://blog.csdn.net/bsbhenry/article/details/82556215 数字电路的设计，是按照层次化的方式进行的。在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑盒子或模型来替代。典型的抽象层次：器件、电路、门、功能模块、系统。 这点类似于...
- 上篇博文：组合逻辑中的竞争与险象问题（三）讲解了险象的定义，即竞争引起的非预期输出，同时给出了分析，对什么样的竞争会引起险象。 这篇博文继续讲解险象问题，重要突出险象的分类。 上篇博文最后提出了化简后具有多个半开关的电路，可能会导致险象的阻塞，缩小，传递或方法作用。这篇博文接着这个问题讨论： （1）一般说来，如果若干个与半开关被一个或半开关级联，或者若干个或半开关被一个... 上篇博文：组合逻辑中的竞争与险象问题（三）讲解了险象的定义，即竞争引起的非预期输出，同时给出了分析，对什么样的竞争会引起险象。 这篇博文继续讲解险象问题，重要突出险象的分类。 上篇博文最后提出了化简后具有多个半开关的电路，可能会导致险象的阻塞，缩小，传递或方法作用。这篇博文接着这个问题讨论： （1）一般说来，如果若干个与半开关被一个或半开关级联，或者若干个或半开关被一个...
- 什么是模拟信号?什么叫数字信号? 什么是叫模拟信号? 信号在时间和数值上都是连续变化的信号称为模拟信号.模拟信号是指用连续变化的物理量表示的信息，其信号的幅度，或频率，或相位随时间作连续变化，如目前广播的声音信号，或图像信号等。 什么叫数字信号? 数字信号指幅度的取值是离散的，幅值表示被限制在有限个数值之内。二进制码就是一种数字信号。二进制码受噪声的影响小，易于有数... 什么是模拟信号?什么叫数字信号? 什么是叫模拟信号? 信号在时间和数值上都是连续变化的信号称为模拟信号.模拟信号是指用连续变化的物理量表示的信息，其信号的幅度，或频率，或相位随时间作连续变化，如目前广播的声音信号，或图像信号等。 什么叫数字信号? 数字信号指幅度的取值是离散的，幅值表示被限制在有限个数值之内。二进制码就是一种数字信号。二进制码受噪声的影响小，易于有数...
- 目录 CMOS介绍 CMOS非门 CMOS与非门 CMOS或非门 CMOS或门 CMOS与门 CMOS与或式 CMOS或与非 CMOS介绍 MOS管分为NMOS和CMOS，二者成对出现在电路中，且二者在工作中互补，构成CMOS管； MOS管有增强型和耗尽型，数字电路中，多采用增强型MOS管。 如何识别MOS管的三个极，例如G（栅极），D（漏极），S（... 目录 CMOS介绍 CMOS非门 CMOS与非门 CMOS或非门 CMOS或门 CMOS与门 CMOS与或式 CMOS或与非 CMOS介绍 MOS管分为NMOS和CMOS，二者成对出现在电路中，且二者在工作中互补，构成CMOS管； MOS管有增强型和耗尽型，数字电路中，多采用增强型MOS管。 如何识别MOS管的三个极，例如G（栅极），D（漏极），S（...
- 天线是电磁（EM）波传输和接收的关键部分。 由于时变信号（例如，正弦波形）产生的时变电场，天线辐射EM波。 天线具有各种形状和尺寸，但基本上是用于辐射和接收无线电波的金属结构。 在高频率下，即使短线也可以充当天线。 天线可以分为两种主要的类别：(1) directional antennas（定向天线）和 (2) omnidirectional antennas（全向天线）... 天线是电磁（EM）波传输和接收的关键部分。 由于时变信号（例如，正弦波形）产生的时变电场，天线辐射EM波。 天线具有各种形状和尺寸，但基本上是用于辐射和接收无线电波的金属结构。 在高频率下，即使短线也可以充当天线。 天线可以分为两种主要的类别：(1) directional antennas（定向天线）和 (2) omnidirectional antennas（全向天线）...
- 文章目录 前言电路设计1原题复现题目解析我的设计 电路设计2原题复现题目解析我的设计 电路设计3原题复现题目解析我的设计 电路设计4原题复现题目解析我的设计 前言 上篇博文讨论了组合逻辑的情况，最后留了几个题目，我也没做，感觉繁杂，有兴趣的可以挑战一下，地址为： 上篇博文链接 这篇博客，可以说是上篇博客的姊妹篇，简单的讨论下时序逻辑的类型，通过... 文章目录 前言电路设计1原题复现题目解析我的设计 电路设计2原题复现题目解析我的设计 电路设计3原题复现题目解析我的设计 电路设计4原题复现题目解析我的设计 前言 上篇博文讨论了组合逻辑的情况，最后留了几个题目，我也没做，感觉繁杂，有兴趣的可以挑战一下，地址为： 上篇博文链接 这篇博客，可以说是上篇博客的姊妹篇，简单的讨论下时序逻辑的类型，通过...
- 目录 5 bit LFSR 3 bit LFSR 32 bit LFSR 5 bit LFSR A linear feedback shift register is a shift register usually with a few XOR gates to produce the next state of the shift register. A Ga... 目录 5 bit LFSR 3 bit LFSR 32 bit LFSR 5 bit LFSR A linear feedback shift register is a shift register usually with a few XOR gates to produce the next state of the shift register. A Ga...
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