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- 本文是EDA实验的课程设计 完整源码文件获取方式见文末 演示视频 少废话，先看东西。 EDA实验-闹钟演示视频 一、实验目的 设计一个电子闹钟。要求电路上电后自动计时，到... 本文是EDA实验的课程设计 完整源码文件获取方式见文末 演示视频 少废话，先看东西。 EDA实验-闹钟演示视频 一、实验目的 设计一个电子闹钟。要求电路上电后自动计时，到...
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- 开拓者FPGA开发板上有六个共阳极八段数码管，本实验将完成数码管动态显示。 数码管动态/静态显示区别 静态显示： 每一个管脚都用固定的一个电平去控制。 优点：能够做到”同时” 缺点：管脚太多... 开拓者FPGA开发板上有六个共阳极八段数码管，本实验将完成数码管动态显示。 数码管动态/静态显示区别 静态显示： 每一个管脚都用固定的一个电平去控制。 优点：能够做到”同时” 缺点：管脚太多...
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- 设计思路： 0－7 编码输入端(低电平有效) EI 选通输入端(低电平有效) A0、A1、A2 三位二进制编码输出信号即编码 输 出 端(低电平有效) GS 片优先编码输出端即宽展端(低电平有效) EO 选通输出端，即使能输出端 74LS148真值表： 输入 输出 EI 0 1 2 3 4... 设计思路： 0－7 编码输入端(低电平有效) EI 选通输入端(低电平有效) A0、A1、A2 三位二进制编码输出信号即编码 输 出 端(低电平有效) GS 片优先编码输出端即宽展端(低电平有效) EO 选通输出端，即使能输出端 74LS148真值表： 输入 输出 EI 0 1 2 3 4...
- 本文知识点运行环境以Quartus Prime为例 module内基础设置 module——endmodule是基于模块构成的语法 module模块名(端口1，端口2，端口3，……); 注意module后面有分号 input输入端口，output输出端口，inout输入输出端口 Verilog中关键字都是小写 常量... 本文知识点运行环境以Quartus Prime为例 module内基础设置 module——endmodule是基于模块构成的语法 module模块名(端口1，端口2，端口3，……); 注意module后面有分号 input输入端口，output输出端口，inout输入输出端口 Verilog中关键字都是小写 常量...
- 设计思路 彩灯显示电路：现在有18个红色LED灯，采用状态机设计一个流水灯，工作模式为： 要求控制18个LED灯实现如下的演示花型:– 从两边往中间逐个亮;全灭 – 从中间往两头逐个亮;全灭 – 循环执行上述过程 原理图 功能模块代码： module denghua(cl... 设计思路 彩灯显示电路：现在有18个红色LED灯，采用状态机设计一个流水灯，工作模式为： 要求控制18个LED灯实现如下的演示花型:– 从两边往中间逐个亮;全灭 – 从中间往两头逐个亮;全灭 – 循环执行上述过程 原理图 功能模块代码： module denghua(cl...
- 设计思路 在3.2的基础上，将时分秒计时器，变成可调的计时器。可以分别对小时、分、秒设定初始值。设定的方法可以采用，从外部输入一个值，比如小时可以从5开始；也可以通过按键把小时当前的值增加或者减少来实现值的调整。 原理图 功能模块代码： module Ktcllo(clk50,key,clk... 设计思路 在3.2的基础上，将时分秒计时器，变成可调的计时器。可以分别对小时、分、秒设定初始值。设定的方法可以采用，从外部输入一个值，比如小时可以从5开始；也可以通过按键把小时当前的值增加或者减少来实现值的调整。 原理图 功能模块代码： module Ktcllo(clk50,key,clk...
- 设计思路： 十人裁决器，当多于5人，输出为10，等于5人则为00，小于5人则为01；同时可以用sum统计十人的1的数目，进行判定。 原理图： 功能模块代码： module decision_circuit_10(a,out); input[9:0] a; output out; reg[1:... 设计思路： 十人裁决器，当多于5人，输出为10，等于5人则为00，小于5人则为01；同时可以用sum统计十人的1的数目，进行判定。 原理图： 功能模块代码： module decision_circuit_10(a,out); input[9:0] a; output out; reg[1:...
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