- 目录 复位的目的 同步复位 异步复位 优缺点比较 异步复位，同步释放（撤离） 复位的目的 复位的基本目的是使器件进入到可以稳定工作的确定状态，这避免了器件在上电后进入到随机状态导致跑飞了。在实际设计过程中，设计者必须选择最适合于设计本身的复位方式。 耳熟能详的是同步复位和异步复位，分别介绍如下： 同步复位 同步复位就是指复位信号只有在时钟... 目录 复位的目的 同步复位 异步复位 优缺点比较 异步复位，同步释放（撤离） 复位的目的 复位的基本目的是使器件进入到可以稳定工作的确定状态，这避免了器件在上电后进入到随机状态导致跑飞了。在实际设计过程中，设计者必须选择最适合于设计本身的复位方式。 耳熟能详的是同步复位和异步复位，分别介绍如下： 同步复位 同步复位就是指复位信号只有在时钟...
- 目录 FPGA简介 FPGA特点 FPGA芯片结构 1.可编程输入输出单元（IOB） 2.可配置逻辑块（CLB） 3.嵌入式块RAM（BRAM） 4.丰富的布线资源 5.底层内嵌功能单元 6.内嵌专用硬核 FPGA简介 FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在可编程阵列逻辑 PAL（Pr... 目录 FPGA简介 FPGA特点 FPGA芯片结构 1.可编程输入输出单元（IOB） 2.可配置逻辑块（CLB） 3.嵌入式块RAM（BRAM） 4.丰富的布线资源 5.底层内嵌功能单元 6.内嵌专用硬核 FPGA简介 FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在可编程阵列逻辑 PAL（Pr...
- 目录 滤波（filter）： 滤波器分类： 频率成形滤波器： 频率选择性滤波器： 用微分方程描述的连续时间滤波器 简单RC低通滤波器 简单RC高通滤波器 由差分方程描述的离散时间滤波器举例 一阶递归离散时间滤波器 非递归离散时间滤波器 一个简单的两点移动平均 三点平均滤波器 一般移动平均滤波器 非递归滤波器实现高通滤波器 滤波（filter）：... 目录 滤波（filter）： 滤波器分类： 频率成形滤波器： 频率选择性滤波器： 用微分方程描述的连续时间滤波器 简单RC低通滤波器 简单RC高通滤波器 由差分方程描述的离散时间滤波器举例 一阶递归离散时间滤波器 非递归离散时间滤波器 一个简单的两点移动平均 三点平均滤波器 一般移动平均滤波器 非递归滤波器实现高通滤波器 滤波（filter）：...
- 目录 简单介绍： 设计思路 Verilog HDL硬件语言描述： 语言检测 引脚分配 综合 实现 器件配置 时间不饶人，我快速记录一下这个过程吧。 简单介绍： 蜂鸣器是一种最简单的发声元器件，它的应用也非常广泛，大都是作为报警或发声提醒装置。 PWM即脉冲宽度调制，PWM的输出只有高电平1和低电平0。PWM不停的重复输出周期为T，其中高电平1时间... 目录 简单介绍： 设计思路 Verilog HDL硬件语言描述： 语言检测 引脚分配 综合 实现 器件配置 时间不饶人，我快速记录一下这个过程吧。 简单介绍： 蜂鸣器是一种最简单的发声元器件，它的应用也非常广泛，大都是作为报警或发声提醒装置。 PWM即脉冲宽度调制，PWM的输出只有高电平1和低电平0。PWM不停的重复输出周期为T，其中高电平1时间...
- 上篇博文：组合逻辑中的竞争与险象问题（四）说到了险象的分类，通过险象的分类，我们同时也明白了什么样的竞争会引起什么样的险象。 这篇博文来分析，险象对数字电路的影响以及如何消除险象？ 险象对数字电路的影响 如果组合逻辑是同步电路中的组合成分，那么其输入是直接由寄存器驱动的，而其输出也是直接输送给寄存器的。因此，无论该组合逻辑是否会产生险象，我们都需要在时序分析中确保延迟最... 上篇博文：组合逻辑中的竞争与险象问题（四）说到了险象的分类，通过险象的分类，我们同时也明白了什么样的竞争会引起什么样的险象。 这篇博文来分析，险象对数字电路的影响以及如何消除险象？ 险象对数字电路的影响 如果组合逻辑是同步电路中的组合成分，那么其输入是直接由寄存器驱动的，而其输出也是直接输送给寄存器的。因此，无论该组合逻辑是否会产生险象，我们都需要在时序分析中确保延迟最...
- FINDING THE position of a passive source based on measurements from an array of spatially separated sensors has been an important problem in radar, sonar, and global positioning syste... FINDING THE position of a passive source based on measurements from an array of spatially separated sensors has been an important problem in radar, sonar, and global positioning syste...
- 准备 先用行为级描述方式实现一个2输入一位全加器电路 由于后面需要使用综合工具进行综合，这里先声明使用的FPGA是Virtex-7系列的： 目的很单纯，就是熟悉一下使用ISE进行FPGA设计的一般流程。 硬件语言描述 首先使用行为级描述方式的硬件描述语言（HDL）设计一个一位全加器电路，Verilog HDL设计代码如下： `timescale 1ns / 1... 准备 先用行为级描述方式实现一个2输入一位全加器电路 由于后面需要使用综合工具进行综合，这里先声明使用的FPGA是Virtex-7系列的： 目的很单纯，就是熟悉一下使用ISE进行FPGA设计的一般流程。 硬件语言描述 首先使用行为级描述方式的硬件描述语言（HDL）设计一个一位全加器电路，Verilog HDL设计代码如下： `timescale 1ns / 1...
- pdf版下载地址：http://pan.baidu.com/s/1hrKoza8 文件名：ccsa4_5 模拟量输入输出 第四章 4-1 模拟量输入通道基本组成包括哪些环节，各环节的作用是什么？ ⒈模拟量输入通道的基本组成 模拟量输入通道一般由前置调理电路、采样保持器、A/D转换器和计算机I/O接口电路组成，如图4-1所示。来自... pdf版下载地址：http://pan.baidu.com/s/1hrKoza8 文件名：ccsa4_5 模拟量输入输出 第四章 4-1 模拟量输入通道基本组成包括哪些环节，各环节的作用是什么？ ⒈模拟量输入通道的基本组成 模拟量输入通道一般由前置调理电路、采样保持器、A/D转换器和计算机I/O接口电路组成，如图4-1所示。来自...
- 针对单输出的组合逻辑进行简单分析，而多输出的组合逻辑可分解为多个但输出的组合逻辑。 单输入的组合逻辑 对于一个简单的非门电路，它的输出将永远跟随输入变化，即使考虑到门延迟、线延迟的影响，输出波形最多也就是比输入波形在时间上滞后一些罢了，并不会出现非预期的现象。 但对于单输入的组合逻辑，情况就不一样了。 如下图： 输入为A先于not（A）A非到达或门，因此，如果初... 针对单输出的组合逻辑进行简单分析，而多输出的组合逻辑可分解为多个但输出的组合逻辑。 单输入的组合逻辑 对于一个简单的非门电路，它的输出将永远跟随输入变化，即使考虑到门延迟、线延迟的影响，输出波形最多也就是比输入波形在时间上滞后一些罢了，并不会出现非预期的现象。 但对于单输入的组合逻辑，情况就不一样了。 如下图： 输入为A先于not（A）A非到达或门，因此，如果初...
- 今天不聊代码，不写代码！ 很多人真的不懂化工，其实我也不懂！ 主要最近我看了中国经济大讲堂中北京化工大学的校长谭天伟，科技让化工更美丽 化工让生活更美好 谭天伟挺牛逼的，出版了很多化工教程，北京化工大学应该是中国化工的学校的大佬 《中国经济大讲堂》 如何让化工更... 今天不聊代码，不写代码！ 很多人真的不懂化工，其实我也不懂！ 主要最近我看了中国经济大讲堂中北京化工大学的校长谭天伟，科技让化工更美丽 化工让生活更美好 谭天伟挺牛逼的，出版了很多化工教程，北京化工大学应该是中国化工的学校的大佬 《中国经济大讲堂》 如何让化工更...
- 竞争与险象的讨论前提 当多个输入发生变化时，由于变化时刻以及延迟的影响，组合逻辑的输出中必然存在着不稳定态。但是通过上篇博文的分析：组合逻辑中的竞争与险象问题（一），我们发现即使仅有一个输入发生变化时，组合逻辑的输出仍可能存在问题，这便是组合逻辑中存在的最大隐患：竞争与险象。 什么是竞争？ 组合逻辑的本质是与或非门，因此无论多么复杂的电路，其本质都是上面三种运算组成。由... 竞争与险象的讨论前提 当多个输入发生变化时，由于变化时刻以及延迟的影响，组合逻辑的输出中必然存在着不稳定态。但是通过上篇博文的分析：组合逻辑中的竞争与险象问题（一），我们发现即使仅有一个输入发生变化时，组合逻辑的输出仍可能存在问题，这便是组合逻辑中存在的最大隐患：竞争与险象。 什么是竞争？ 组合逻辑的本质是与或非门，因此无论多么复杂的电路，其本质都是上面三种运算组成。由...
- INS uses accelerometers and gyroscopes to track the position, velocity, and the orientation of an object relative to a known starting point, velocity, and orientation. INS使用加速度计和陀螺仪来跟踪物体相对... INS uses accelerometers and gyroscopes to track the position, velocity, and the orientation of an object relative to a known starting point, velocity, and orientation. INS使用加速度计和陀螺仪来跟踪物体相对...
- 以ADC0809为例，设计一个ADC采样控制电路，采用有限状态机的方式。 传统的ADC采样控制的方法是用单片机控制，单片机控制ADC采样具有编程简单，控制灵活的优点，但是采样速度慢，CPU控制的低速极大地限制了ADC器件告诉性能的发挥，在高速ADC控制中，目前基本上都是使用可编程逻辑器件来完成。 下面是ADC0809的内部电路图： 引脚图： 引脚功能： ... 以ADC0809为例，设计一个ADC采样控制电路，采用有限状态机的方式。 传统的ADC采样控制的方法是用单片机控制，单片机控制ADC采样具有编程简单，控制灵活的优点，但是采样速度慢，CPU控制的低速极大地限制了ADC器件告诉性能的发挥，在高速ADC控制中，目前基本上都是使用可编程逻辑器件来完成。 下面是ADC0809的内部电路图： 引脚图： 引脚功能： ...
- 时钟频率（又译：时钟频率速度，英语：clock rate），是指同步电路中时钟的基础频率，它以“若干次周期每秒”来度量，量度单位采用SI单位赫兹（Hz）。它是评定CPU性能的重要指标。一般来说主频数字值越大越好。外频，是CPU外部的工作频率，是由主板提供的基准时钟频率。FSB频率，是连接CPU和主板芯片组中的北桥芯片的前端总线（Front Side Bus）上的数据传输频率。... 时钟频率（又译：时钟频率速度，英语：clock rate），是指同步电路中时钟的基础频率，它以“若干次周期每秒”来度量，量度单位采用SI单位赫兹（Hz）。它是评定CPU性能的重要指标。一般来说主频数字值越大越好。外频，是CPU外部的工作频率，是由主板提供的基准时钟频率。FSB频率，是连接CPU和主板芯片组中的北桥芯片的前端总线（Front Side Bus）上的数据传输频率。...
- 1. dff和latch有什么区别。 锁存器是一种对脉冲电平（也就是0或者1）敏感的存储单元电路，而触发器是一种对脉冲边沿（即上升沿或者下降沿）敏感的存储电路。 "触发器" 泛指一类电路结构, 它可以由触发信号 (如: 时钟, 置位, 复位等) 改变输出状态, 并保持这个状态直到下一个或另一个触发信号来到时, 触发信号可以用电平或边沿操作. "锁存器"是触发器的一... 1. dff和latch有什么区别。 锁存器是一种对脉冲电平（也就是0或者1）敏感的存储单元电路，而触发器是一种对脉冲边沿（即上升沿或者下降沿）敏感的存储电路。 "触发器" 泛指一类电路结构, 它可以由触发信号 (如: 时钟, 置位, 复位等) 改变输出状态, 并保持这个状态直到下一个或另一个触发信号来到时, 触发信号可以用电平或边沿操作. "锁存器"是触发器的一...
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