- 目录 前言 分频器分类 偶分频 奇分频 占空比为50%的奇分频 占空比不限定的奇数分频器 前言 虽然在实际工程中要产生分频时钟一般采用FPGA的时钟管理器来进行分频、倍频，通过设置一下IP核中的参数即可，这样做有很多别的方法（例如：直接用Verilog HDL设计分频电路）达不到的效果，产生时钟的质量也更好，因此，一般而言，也推荐这种方法，但这并非意味着直... 目录 前言 分频器分类 偶分频 奇分频 占空比为50%的奇分频 占空比不限定的奇数分频器 前言 虽然在实际工程中要产生分频时钟一般采用FPGA的时钟管理器来进行分频、倍频，通过设置一下IP核中的参数即可，这样做有很多别的方法（例如：直接用Verilog HDL设计分频电路）达不到的效果，产生时钟的质量也更好，因此，一般而言，也推荐这种方法，但这并非意味着直...
- 无论多么复杂的FPGA设计，如果我们将其中具有存储功能的机构（寄存器、RAM、FIFO等）全部拿掉，那么剩下的若干独立数字电路网络则都是纯组合逻辑电路，对应的，我们称FPGA设计中这些具有存储功能的结构为纯时序逻辑电路。 在数字电路的世界中，只有两种电路，即组合逻辑电路和时序逻辑电路，而时序逻辑电路中则包含了组合逻辑电路部分和纯时序逻辑电路部分。 分析下面这个代码： m... 无论多么复杂的FPGA设计，如果我们将其中具有存储功能的机构（寄存器、RAM、FIFO等）全部拿掉，那么剩下的若干独立数字电路网络则都是纯组合逻辑电路，对应的，我们称FPGA设计中这些具有存储功能的结构为纯时序逻辑电路。 在数字电路的世界中，只有两种电路，即组合逻辑电路和时序逻辑电路，而时序逻辑电路中则包含了组合逻辑电路部分和纯时序逻辑电路部分。 分析下面这个代码： m...
- 早期的FPGA结构介绍： FPGA（field-programmable gate array），即现场可编程门阵列。它与其他集成电路的不同之处在于它的可编程特性。 下面对早期FPGA构造的介绍来自于：探秘FPGA内部结构，全英文，写的非常好，值得一看。 如下图，从FPGA的封装上看，他就是一个硅片，在硅片上集成了各种可编程逻辑块构成的阵列，放大来看，可编程逻辑块是通过... 早期的FPGA结构介绍： FPGA（field-programmable gate array），即现场可编程门阵列。它与其他集成电路的不同之处在于它的可编程特性。 下面对早期FPGA构造的介绍来自于：探秘FPGA内部结构，全英文，写的非常好，值得一看。 如下图，从FPGA的封装上看，他就是一个硅片，在硅片上集成了各种可编程逻辑块构成的阵列，放大来看，可编程逻辑块是通过...
- 如下图，为两种形式的三态门，（a）和（b）一致；（c）和（d）一致。 对于图（a）其真值表如下： 输入输出ENA1011000高阻态1 对于图（b）的真值表为： 输入输出ENA0011010高阻态1 下面内容来自于百度百科之 三态门 三态门（Three-state gate）是一种重要的总线接口电路。 三态指其输出既可以是一般二值逻辑... 如下图，为两种形式的三态门，（a）和（b）一致；（c）和（d）一致。 对于图（a）其真值表如下： 输入输出ENA1011000高阻态1 对于图（b）的真值表为： 输入输出ENA0011010高阻态1 下面内容来自于百度百科之 三态门 三态门（Three-state gate）是一种重要的总线接口电路。 三态指其输出既可以是一般二值逻辑...
- 专业工具软件课程学习心得 部分资源链接： 1 http://download.csdn.net/detail/zhangrelay/9799032 2 http://download.csdn.net/detail/zhangrelay/9799055 3 http://pan.baidu.com/s/1hs1IRMO 密码： kqiz ……... 专业工具软件课程学习心得 部分资源链接： 1 http://download.csdn.net/detail/zhangrelay/9799032 2 http://download.csdn.net/detail/zhangrelay/9799055 3 http://pan.baidu.com/s/1hs1IRMO 密码： kqiz ……...
- 所谓清晰，就是便于阅读与理解，如下HDL代码所描述的电路就是清晰的时序逻辑电路，对应计数器的功能： always@( posedge clk )begin if( rst ) begin count <= 1'b0; end else begin count <= nextCount; end end assign nextCount = coun... 所谓清晰，就是便于阅读与理解，如下HDL代码所描述的电路就是清晰的时序逻辑电路，对应计数器的功能： always@( posedge clk )begin if( rst ) begin count <= 1'b0; end else begin count <= nextCount; end end assign nextCount = coun...
- ROS机器人程序设计（原书第2版）补充资料 （肆） 第四章 在ROS使用传感器和执行器 书中，大部分出现hydro的地方，直接替换为indigo或jade或kinetic，即可在对应版本中使用。 第四章主要介绍外设，之前博客内容中介绍过一些，比如手机，手柄，Arduino，rplidar，xtion，kinetic2等。 补充参考： ROS外设：http://wiki.ros... ROS机器人程序设计（原书第2版）补充资料 （肆） 第四章 在ROS使用传感器和执行器 书中，大部分出现hydro的地方，直接替换为indigo或jade或kinetic，即可在对应版本中使用。 第四章主要介绍外设，之前博客内容中介绍过一些，比如手机，手柄，Arduino，rplidar，xtion，kinetic2等。 补充参考： ROS外设：http://wiki.ros...
- 目录 前言 介绍 设计输入 综合（SYnthesize） 综合流程 综合要点： 设计实现 翻译 映射 布局布线 生成配置文件 验证 器件配置 前言 这篇博文先总的说一下 Xilinx FPGA开发的基本流程（不包括实例介绍），实例介绍在另有博文介绍。 Xilinx FPGA的开发在ISE（Integrated Software Environ... 目录 前言 介绍 设计输入 综合（SYnthesize） 综合流程 综合要点： 设计实现 翻译 映射 布局布线 生成配置文件 验证 器件配置 前言 这篇博文先总的说一下 Xilinx FPGA开发的基本流程（不包括实例介绍），实例介绍在另有博文介绍。 Xilinx FPGA的开发在ISE（Integrated Software Environ...
- 1、三要素法分析 一阶暂态电路三要素，是指在求得 f(∞)、f(0+)和τ（“三要素” ）的 基础上，可直接写出电路的响应（电压或电流），即 1、三要素法分析 一阶暂态电路三要素，是指在求得 f(∞)、f(0+)和τ（“三要素” ）的 基础上，可直接写出电路的响应（电压或电流），即
- 上篇博文写了用仿真和综合来认识D触发器（通过仿真和综合认识D触发器（Verilog HDL语言描述D触发器）），这篇博文采用完全并行的方式来认识JK触发器。 让我们迅速进入正题吧。 J-K触发器的Verilog HDL程序代码 //边沿JK触发器module jk_trigger(clk, j, k, q); input clk, j, k;output q;reg q... 上篇博文写了用仿真和综合来认识D触发器（通过仿真和综合认识D触发器（Verilog HDL语言描述D触发器）），这篇博文采用完全并行的方式来认识JK触发器。 让我们迅速进入正题吧。 J-K触发器的Verilog HDL程序代码 //边沿JK触发器module jk_trigger(clk, j, k, q); input clk, j, k;output q;reg q...
- 1.亚稳态与设计可靠性 设计数字电路时大家都知道同步是非常重要的，特别当要输入一个信号到一个同步电路中，但是该信号由另一个时钟驱动时，这是要在接口处采取一些措施，使输入的异步信号同步化，否则电路将无法正常工作，因为输入端很可能出现亚稳态（Metastability），导致采样错误。 下面我们会对亚稳态的原理、起因、危害、解决办法、对可靠性的影响和消除仿真做... 1.亚稳态与设计可靠性 设计数字电路时大家都知道同步是非常重要的，特别当要输入一个信号到一个同步电路中，但是该信号由另一个时钟驱动时，这是要在接口处采取一些措施，使输入的异步信号同步化，否则电路将无法正常工作，因为输入端很可能出现亚稳态（Metastability），导致采样错误。 下面我们会对亚稳态的原理、起因、危害、解决办法、对可靠性的影响和消除仿真做...
- 上篇博文讲了：FPGA中有限状态机的状态编码采用格雷码还是独热码？ 那篇博文讲了状态机的状态编码是用格雷码还是独热码的问题，以及两者之间的优劣。状态机的描述方式采用的是一段式描述方式，也就是将整个状态机全部写到一个always模块中去。 这篇博文仍用上篇博文的案例，说说状态机的描述方法。一段式的描述方法、二段式以及三段式，并比较三者之间的功能仿真情况，最后真心吐露这个案例... 上篇博文讲了：FPGA中有限状态机的状态编码采用格雷码还是独热码？ 那篇博文讲了状态机的状态编码是用格雷码还是独热码的问题，以及两者之间的优劣。状态机的描述方式采用的是一段式描述方式，也就是将整个状态机全部写到一个always模块中去。 这篇博文仍用上篇博文的案例，说说状态机的描述方法。一段式的描述方法、二段式以及三段式，并比较三者之间的功能仿真情况，最后真心吐露这个案例...
- 用选择器的思想来实现总线： 总线从宏观上看是“多写多读”的，但是从微观上来看是“一写多读”，因为系统中的各个部件只能分时使用总线，而无法同时使用。也就是在某一固定时刻，总线是“一写多读”的，只不过通过一写控制电路，我们貌似可以在不同时刻为总线分配不同的驱动源，以达到宏观上的“多写多读”。 下面用FPGA来简单地实现总线： 利用多路选择器的选通特性，可以实现总线的功能，这... 用选择器的思想来实现总线： 总线从宏观上看是“多写多读”的，但是从微观上来看是“一写多读”，因为系统中的各个部件只能分时使用总线，而无法同时使用。也就是在某一固定时刻，总线是“一写多读”的，只不过通过一写控制电路，我们貌似可以在不同时刻为总线分配不同的驱动源，以达到宏观上的“多写多读”。 下面用FPGA来简单地实现总线： 利用多路选择器的选通特性，可以实现总线的功能，这...
- 这个系列的博文已经写过了两篇，分别是通过仿真和综合认识D触发器（Verilog HDL语言描述D触发器）和通过仿真和综合认识JK触发器（Verilog HDL语言描述JK触发器），分析的方法是完全并行的。 这里再看一下T触发器。 Verilog HDL程序描述 //设计1为T触发器，带有异步复位信号module t_trigger(clk,t,rst,q); input... 这个系列的博文已经写过了两篇，分别是通过仿真和综合认识D触发器（Verilog HDL语言描述D触发器）和通过仿真和综合认识JK触发器（Verilog HDL语言描述JK触发器），分析的方法是完全并行的。 这里再看一下T触发器。 Verilog HDL程序描述 //设计1为T触发器，带有异步复位信号module t_trigger(clk,t,rst,q); input...
- 这篇博文是想对以上三篇三个采样模式博文的一个需要说明的东西，既然放到了后面，那就以前三篇为基础来写这篇博文吧。 前三篇博文分别是： 双通道模式 单通道模式 四通道模式 下面将可能引用！ 首先是该ADC芯片的框图： 我不会把数据手册都翻译一遍，只讲我能理解的东西，以后用到了或者有了新的认识了我会再更新博文，或者再写其他博文对此进行说明。 该4核ADC（The Quad ADC... 这篇博文是想对以上三篇三个采样模式博文的一个需要说明的东西，既然放到了后面，那就以前三篇为基础来写这篇博文吧。 前三篇博文分别是： 双通道模式 单通道模式 四通道模式 下面将可能引用！ 首先是该ADC芯片的框图： 我不会把数据手册都翻译一遍，只讲我能理解的东西，以后用到了或者有了新的认识了我会再更新博文，或者再写其他博文对此进行说明。 该4核ADC（The Quad ADC...
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