- 这个笔记记录的是《Vivado入门与提高》课程的关于时序分析的这一节的内容，目的是为了备忘。 其实，以前也有这样的博文了，这里再次记录下是为了加深印象与理解。静态时序分析 目录 Launch vs Capture Edges Timing Path Timing Path Sections Data Arrival Time Clock Arri... 这个笔记记录的是《Vivado入门与提高》课程的关于时序分析的这一节的内容，目的是为了备忘。 其实，以前也有这样的博文了，这里再次记录下是为了加深印象与理解。静态时序分析 目录 Launch vs Capture Edges Timing Path Timing Path Sections Data Arrival Time Clock Arri...
- FPGA配置基本介绍 与CPLD不同，FPGA是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。FPGA的配置方式分为主动式和被动式。1配置引脚FPGA的配置引脚可分为两类：专用配置引脚和非专用配置引脚。专用配置引脚只有在配置时起作用，而非专用配置引脚在配置完成后则可以作为普通的I／O口使用。 专用的配置引脚有：配置模式脚M2、M1、M0；配置时... FPGA配置基本介绍 与CPLD不同，FPGA是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定的。FPGA的配置方式分为主动式和被动式。1配置引脚FPGA的配置引脚可分为两类：专用配置引脚和非专用配置引脚。专用配置引脚只有在配置时起作用，而非专用配置引脚在配置完成后则可以作为普通的I／O口使用。 专用的配置引脚有：配置模式脚M2、M1、M0；配置时...
- 目录 一、RapidIO背景介绍 二、RapidIO协议概述 2.1 包与控制符号 2.2 包格式 2.3 事务格式与类型 2.4 消息传递 2.5 全局共享存储器 2.6 流量控制 2.7 串行物理层 三、I/O逻辑操作与包格式 3.1 引言 3.2 请求包格式 3.3 响应包格式 3.4 常用的I/O逻辑操作事务 四、维护操作与包格式 五、... 目录 一、RapidIO背景介绍 二、RapidIO协议概述 2.1 包与控制符号 2.2 包格式 2.3 事务格式与类型 2.4 消息传递 2.5 全局共享存储器 2.6 流量控制 2.7 串行物理层 三、I/O逻辑操作与包格式 3.1 引言 3.2 请求包格式 3.3 响应包格式 3.4 常用的I/O逻辑操作事务 四、维护操作与包格式 五、...
- 目录 前言 设计一 设计二（回环） 设计二（回环）测试 前言 前面讲到了波特率的产生，发射器以及接收器： RS232 波特率时钟产生方法？ RS-232 Transmitter RS-232 Receiver 如何把这些模块链接起来，实现一些功能呢？ 这篇博文就是干这个事情的。 参考链接：https://www.fpga4fun.com/Serial... 目录 前言 设计一 设计二（回环） 设计二（回环）测试 前言 前面讲到了波特率的产生，发射器以及接收器： RS232 波特率时钟产生方法？ RS-232 Transmitter RS-232 Receiver 如何把这些模块链接起来，实现一些功能呢？ 这篇博文就是干这个事情的。 参考链接：https://www.fpga4fun.com/Serial...
- 目录 时钟描述 基本时钟 虚拟时钟 生成时钟 时钟描述 （1）clk0的时钟属性：周期为10ns，占空比为50%，相移为0ns；（相移也可以用°来表示，例如相移位0°，相移为90°等） （2）clk1的时钟属性：周期为8ns，占空比为75%，相移为2ns；（相移为2ns，也就是相移为90°） 描述时钟，默认第一个值为上升沿... 目录 时钟描述 基本时钟 虚拟时钟 生成时钟 时钟描述 （1）clk0的时钟属性：周期为10ns，占空比为50%，相移为0ns；（相移也可以用°来表示，例如相移位0°，相移为90°等） （2）clk1的时钟属性：周期为8ns，占空比为75%，相移为2ns；（相移为2ns，也就是相移为90°） 描述时钟，默认第一个值为上升沿...
- 设计一个占空比50%的三分频电路。 针对这个分频器，博文的末尾会给出一个反面教材，这是我上次写的一个分频器，看起来很好，其实是不能综合的。针对其中的错误，我令立博文记录之：【 Verilog 】always@（）的敏感源中为什么不能双边沿触发？为什么不能双时钟触发？ 感谢学习道路上的前辈给予的指导：下面的分频器思路是： 画了个草图： 给出Verilog HD... 设计一个占空比50%的三分频电路。 针对这个分频器，博文的末尾会给出一个反面教材，这是我上次写的一个分频器，看起来很好，其实是不能综合的。针对其中的错误，我令立博文记录之：【 Verilog 】always@（）的敏感源中为什么不能双边沿触发？为什么不能双时钟触发？ 感谢学习道路上的前辈给予的指导：下面的分频器思路是： 画了个草图： 给出Verilog HD...
- 文章目录 前言Verilog Test Fixture“Hello world”之Verilog Test Fixture待仿真设计仿真示例示例详解仿真结果 继承描述语法时间相关语法系统时间单位及精度设定延时等待语法有限等待语句无限等待语句变换等待语句边沿等待语句条件等待语句赋值等待语句阻塞赋值等待语句非阻塞赋值等待语句 时钟激励语法占空比50%时钟产生方法高、... 文章目录 前言Verilog Test Fixture“Hello world”之Verilog Test Fixture待仿真设计仿真示例示例详解仿真结果 继承描述语法时间相关语法系统时间单位及精度设定延时等待语法有限等待语句无限等待语句变换等待语句边沿等待语句条件等待语句赋值等待语句阻塞赋值等待语句非阻塞赋值等待语句 时钟激励语法占空比50%时钟产生方法高、...
- 文章目录 前言存储器的相关约束ram_extractram_stylerom_extractrom_style 寄存器的相关约束 前言 这是这个话题的第三篇，最重要的前言是本文节选自：《FPGA之道》。 存储器的相关约束 与乘法器类似，当我们需要使用RAM或ROM作数据存储时，通常的做法也是调用IP核来进行配置。因此，当涉及到大量不同存储模块调用... 文章目录 前言存储器的相关约束ram_extractram_stylerom_extractrom_style 寄存器的相关约束 前言 这是这个话题的第三篇，最重要的前言是本文节选自：《FPGA之道》。 存储器的相关约束 与乘法器类似，当我们需要使用RAM或ROM作数据存储时，通常的做法也是调用IP核来进行配置。因此，当涉及到大量不同存储模块调用...
- 文章目录 概念多位阵列普通移位寄存器 概念 触发器与这两个称谓之间到底有着什么样的关系呢？ 事实上，在我们进行数字电路设计的时候，只需要关注于器件的功能和使用方式即可，而不需要对器件的实现原理和结构进行过多细节方面的了解，因此，通常将电平敏感型的触发器叫做锁存器，而将边沿敏感型的触发器叫做寄存器，并且，通常所说的锁存器，大多是指电平敏感型D触发... 文章目录 概念多位阵列普通移位寄存器 概念 触发器与这两个称谓之间到底有着什么样的关系呢？ 事实上，在我们进行数字电路设计的时候，只需要关注于器件的功能和使用方式即可，而不需要对器件的实现原理和结构进行过多细节方面的了解，因此，通常将电平敏感型的触发器叫做锁存器，而将边沿敏感型的触发器叫做寄存器，并且，通常所说的锁存器，大多是指电平敏感型D触发...
- 本篇博文是近来总结HDLBits系列的目录，点击蓝色字体即可进入查看具体内容。 HDLBits 系列（1）从HDLBits中获取灵感，整顿自己，稳步前行 HDLBits 系列（2）如何避免生成锁存器？ HDLBits 系列（3）Priority Encoder（Case/Casez） HDLBits 系列（4）如何设计一定不会产生L... 本篇博文是近来总结HDLBits系列的目录，点击蓝色字体即可进入查看具体内容。 HDLBits 系列（1）从HDLBits中获取灵感，整顿自己，稳步前行 HDLBits 系列（2）如何避免生成锁存器？ HDLBits 系列（3）Priority Encoder（Case/Casez） HDLBits 系列（4）如何设计一定不会产生L...
- 文章目录 前言基本概念介绍常用时间参数介绍tsu建立时间要求建立时间余量th保持时间要求保持时间余量tcoMaximum frequency (or Minimum period) 线延迟与门延迟影响延迟的因素温度与电压温度对延迟的影响电压对延迟的影响三种工况 时钟信号的偏差描述时钟精度时钟漂移jitterskewslew rate 前言 本文... 文章目录 前言基本概念介绍常用时间参数介绍tsu建立时间要求建立时间余量th保持时间要求保持时间余量tcoMaximum frequency (or Minimum period) 线延迟与门延迟影响延迟的因素温度与电压温度对延迟的影响电压对延迟的影响三种工况 时钟信号的偏差描述时钟精度时钟漂移jitterskewslew rate 前言 本文...
- 文章目录 前言乘法器的相关约束use_dsp48mult_style 前言 这是这个话题的第二篇，最重要的前言是本文节选自：《FPGA之道》。 乘法器的相关约束 通常，FPGA开发者们无需显式的使用相关的乘法器约束，因为当需要使用乘法器时，一般都会调用集成开发环境提供的乘法器IP核，并在其中完成乘法器的相关配置即可。这也就是说，编译器通常帮我们完... 文章目录 前言乘法器的相关约束use_dsp48mult_style 前言 这是这个话题的第二篇，最重要的前言是本文节选自：《FPGA之道》。 乘法器的相关约束 通常，FPGA开发者们无需显式的使用相关的乘法器约束，因为当需要使用乘法器时，一般都会调用集成开发环境提供的乘法器IP核，并在其中完成乘法器的相关配置即可。这也就是说，编译器通常帮我们完...
- 5月7日 按键防抖 1. 用verilog实现按键抖动消除电路，抖动小于15ms，输入时钟12MHz。 在编写Verilog代码之前，先分析下一些前提问题，首先是几个按键（1个，多个），我们以1个和三个为例； 其次是算下按键按下后计数多少后，采样按键值，这个需要简单的运算：输入时钟为12MHz，也就是大约80ns的周期，那么去除15ms的抖动，需要计数多少次呢？ 经... 5月7日 按键防抖 1. 用verilog实现按键抖动消除电路，抖动小于15ms，输入时钟12MHz。 在编写Verilog代码之前，先分析下一些前提问题，首先是几个按键（1个，多个），我们以1个和三个为例； 其次是算下按键按下后计数多少后，采样按键值，这个需要简单的运算：输入时钟为12MHz，也就是大约80ns的周期，那么去除15ms的抖动，需要计数多少次呢？ 经...
- 上篇博文讲到了RS-232 Transmitter，这篇博文讲RS-232 Receiver. 如下Receiver示意图： 我们的实现是这样的： 该模块在RxD线路上组装数据。 当接收到一个字节时，它出现在“数据”总线上。 一旦收到完整的字节，“data_ready”就会被置位一个时钟。 请注意，“data”仅在“data_ready”被声明时有效。 剩下的时间，... 上篇博文讲到了RS-232 Transmitter，这篇博文讲RS-232 Receiver. 如下Receiver示意图： 我们的实现是这样的： 该模块在RxD线路上组装数据。 当接收到一个字节时，它出现在“数据”总线上。 一旦收到完整的字节，“data_ready”就会被置位一个时钟。 请注意，“data”仅在“data_ready”被声明时有效。 剩下的时间，...
- 机器人类单片机课程为突出专业特色，对实验作了大量补充和讲解，除了uno，cozmo和tianbotmini之外，加入了大量相关单片机案例，使课程紧密融合物联网和机器人工程，增加Linux下调试方式，作为windows之外的补充，补充esp8266，esp32等wifi单双核单片机，补充操作系统概念。相关内容在课程中已经测试过，但并未得到有效的批评和建议，现全部公开。 项... 机器人类单片机课程为突出专业特色，对实验作了大量补充和讲解，除了uno，cozmo和tianbotmini之外，加入了大量相关单片机案例，使课程紧密融合物联网和机器人工程，增加Linux下调试方式，作为windows之外的补充，补充esp8266，esp32等wifi单双核单片机，补充操作系统概念。相关内容在课程中已经测试过，但并未得到有效的批评和建议，现全部公开。 项...
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