- 博文目录 写在前面正文七段数码管原理七段数码管译码表单个七段数码管显示verilog设计多个数码管动态扫描显示 参考资料交个朋友 写在前面 作为FPGA的基础知识教程怎么能少得了这个简单的实际应用七段数码管显示，本篇博文算得上是对以往这个话题的一个总结吧！ 注：数码管本身是七段，但是加上小数点之后就是八段了！ 正文 七段数码管原理 七段... 博文目录 写在前面正文七段数码管原理七段数码管译码表单个七段数码管显示verilog设计多个数码管动态扫描显示 参考资料交个朋友 写在前面 作为FPGA的基础知识教程怎么能少得了这个简单的实际应用七段数码管显示，本篇博文算得上是对以往这个话题的一个总结吧！ 注：数码管本身是七段，但是加上小数点之后就是八段了！ 正文 七段数码管原理 七段...
- PicoBlaze 8 位微控制器 PicoBlaze 是一个8 位的微控制器，非常适合于Spartan 系列及Virtex 系列FPGA。还可以用于CPLD，但是需要外部加SRAM 存储器以运行程序。它又被称为常数化的可编程状态机KCPSM（(K)constant Coded Programmable State Machine），之所以这样称呼它，是因为PicoBlaze... PicoBlaze 8 位微控制器 PicoBlaze 是一个8 位的微控制器，非常适合于Spartan 系列及Virtex 系列FPGA。还可以用于CPLD，但是需要外部加SRAM 存储器以运行程序。它又被称为常数化的可编程状态机KCPSM（(K)constant Coded Programmable State Machine），之所以这样称呼它，是因为PicoBlaze...
- SelectIO资源 Spartan-6有丰富的I/O资源，包括SelectIO和RocketIO。 Spartan-6每个I/O片（Tile）包含两个IOB、两个ILOGIC2、两个OLOGIC2和两个IODELAY2，见图2-37。 在这一小节里，分以下几个方面介绍Spartan-6的SelectIO资源。SelectIO的电气特性。SelectIO的逻辑资源... SelectIO资源 Spartan-6有丰富的I/O资源，包括SelectIO和RocketIO。 Spartan-6每个I/O片（Tile）包含两个IOB、两个ILOGIC2、两个OLOGIC2和两个IODELAY2，见图2-37。 在这一小节里，分以下几个方面介绍Spartan-6的SelectIO资源。SelectIO的电气特性。SelectIO的逻辑资源...
- 有了上两篇博文的铺垫，双通道模式以及四通道模式，单通道模式也就很容易理解了，并且我已经想好了下一篇博文要写什么了。 直接看框架图吧： 直接说重点，任意一个输入端口输入的模拟信号同时进入ADC芯片的四个核（也可以理解为4个通道），这四个核的时钟输入是由内部时钟电路（Clock Circuit）产生的，这四个时钟之间是什么关系呢？ 首先这四个时钟频率一致，都是1.25GHz。 ... 有了上两篇博文的铺垫，双通道模式以及四通道模式，单通道模式也就很容易理解了，并且我已经想好了下一篇博文要写什么了。 直接看框架图吧： 直接说重点，任意一个输入端口输入的模拟信号同时进入ADC芯片的四个核（也可以理解为4个通道），这四个核的时钟输入是由内部时钟电路（Clock Circuit）产生的，这四个时钟之间是什么关系呢？ 首先这四个时钟频率一致，都是1.25GHz。 ...
- 目录 转载说明 原文精彩片段 缓冲： 驱动： 转载说明 为解决问题而学习才是由效率的，今天重新看了以前的那个项目的Verilog HDL程序，到现在我还没有弄明白细节，只有慢慢蚕食。看到了这样一串程序： generate genvar j; for(j=0;j<10;j=j+1): ibufds10 begin IBUFDS ibuf... 目录 转载说明 原文精彩片段 缓冲： 驱动： 转载说明 为解决问题而学习才是由效率的，今天重新看了以前的那个项目的Verilog HDL程序，到现在我还没有弄明白细节，只有慢慢蚕食。看到了这样一串程序： generate genvar j; for(j=0;j<10;j=j+1): ibufds10 begin IBUFDS ibuf...
- 时钟资源 为了更好的控制时钟，Virtex-6器件分成若干个时钟区域，最小器件有6个区域，最大器件有18个区域。每个时钟区域高40个CLB。在时钟设计中，推荐使用片上专用的时钟资源，不推荐使用本地时钟（如逻辑产生的时钟）。 每个Virtex-6的中间列包含了专门配置引脚（CFG），该列的其余区域为CLB。其右边排列着一个CMT列。每个区域（40个CLB高）对应一个... 时钟资源 为了更好的控制时钟，Virtex-6器件分成若干个时钟区域，最小器件有6个区域，最大器件有18个区域。每个时钟区域高40个CLB。在时钟设计中，推荐使用片上专用的时钟资源，不推荐使用本地时钟（如逻辑产生的时钟）。 每个Virtex-6的中间列包含了专门配置引脚（CFG），该列的其余区域为CLB。其右边排列着一个CMT列。每个区域（40个CLB高）对应一个...
- 目录 时钟管理器（CMT） DCM (1) 延时锁相环（DLL）。 (2) 数字频率综合器（DFS）。 (3) 相移单元（PS）。 (4) 状态逻辑。 DCM原语 PLL 组成 工作原理 PLL的原语 PLL作用 (1) PLL 对时钟网络去歪斜SKEW。 (2) PLL 用于频率合成。 (3) PLL用作抖动滤波器。 应用模型... 目录 时钟管理器（CMT） DCM (1) 延时锁相环（DLL）。 (2) 数字频率综合器（DFS）。 (3) 相移单元（PS）。 (4) 状态逻辑。 DCM原语 PLL 组成 工作原理 PLL的原语 PLL作用 (1) PLL 对时钟网络去歪斜SKEW。 (2) PLL 用于频率合成。 (3) PLL用作抖动滤波器。 应用模型...
- 目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(I... 目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(I...
- 3.最基本的DSP资源 3.1 由FIR滤波器谈起 随着各种应用复杂度的不断提升，传统的DSP和处理器的架构无法支持这么复杂的并行数据算法的需求。FPGA却恰好能够满足这样的需求。FPGA拥有大量的DSP计算单元能够帮助用户实现各种各样的复杂算法。拿FIR滤波器举个例子。 如上图所示，这是一个典型的FIR滤波器，第一个图是FIR滤波器的公式，第二个图是FI... 3.最基本的DSP资源 3.1 由FIR滤波器谈起 随着各种应用复杂度的不断提升，传统的DSP和处理器的架构无法支持这么复杂的并行数据算法的需求。FPGA却恰好能够满足这样的需求。FPGA拥有大量的DSP计算单元能够帮助用户实现各种各样的复杂算法。拿FIR滤波器举个例子。 如上图所示，这是一个典型的FIR滤波器，第一个图是FIR滤波器的公式，第二个图是FI...
- 背景： 这是一个让我感到耻辱而又欣慰的实验，大约花了我4个半小时时间才调通我下面要写的这篇博文的内容，这篇博文的内容比较简单，所以花这么久时间让我感到自己很弱，故而耻辱，而通过自己的各种改动，适合自己的一块没有资料的FPGA开发板，又是很欣慰的。 一个带小数点的数码管的所有8个发光二极管的正极或负极有一个公共端，通常必须接GND（共阴极数码管）或者接VCC（共阳极数码管... 背景： 这是一个让我感到耻辱而又欣慰的实验，大约花了我4个半小时时间才调通我下面要写的这篇博文的内容，这篇博文的内容比较简单，所以花这么久时间让我感到自己很弱，故而耻辱，而通过自己的各种改动，适合自己的一块没有资料的FPGA开发板，又是很欣慰的。 一个带小数点的数码管的所有8个发光二极管的正极或负极有一个公共端，通常必须接GND（共阴极数码管）或者接VCC（共阳极数码管...
- xilinx 时钟资源分为两种：全局时钟和第二全局时钟。 一、全局时钟资源 Xilinx 全局时钟采用全铜工艺实现，并设计了专用时钟缓冲与驱动结构，可以到达芯片内部任何一个逻辑单元，包括CLB、I/O引脚、内嵌RAM、硬核乘法器等，而且时延和抖动都很小。对FPGA设计而言，全局时钟是最简单最可预测的时钟，最好的时钟方案是：由专用的全局时钟输入引脚驱动单个... xilinx 时钟资源分为两种：全局时钟和第二全局时钟。 一、全局时钟资源 Xilinx 全局时钟采用全铜工艺实现，并设计了专用时钟缓冲与驱动结构，可以到达芯片内部任何一个逻辑单元，包括CLB、I/O引脚、内嵌RAM、硬核乘法器等，而且时延和抖动都很小。对FPGA设计而言，全局时钟是最简单最可预测的时钟，最好的时钟方案是：由专用的全局时钟输入引脚驱动单个...
- 目录 前言 模60计数器 Verilog HDL语言描述 测试文件 仿真波形 RTL Schematic Technology Schematic 前言 看这篇文章前，推荐先看看模10计数器和模6计数器，因为模60计数器是由这两个计数器级联得到的。相关博文下面有说。 级联模60计数器由模6计数器和模10计数器组成，模10计数器计数到9，产生一个进位，这时... 目录 前言 模60计数器 Verilog HDL语言描述 测试文件 仿真波形 RTL Schematic Technology Schematic 前言 看这篇文章前，推荐先看看模10计数器和模6计数器，因为模60计数器是由这两个计数器级联得到的。相关博文下面有说。 级联模60计数器由模6计数器和模10计数器组成，模10计数器计数到9，产生一个进位，这时...
- 用户必须要认识到，学习一下技巧可以让更多的逻辑放在更少的Slice中，使工具能够达到既实现设计时序要求又满足用户对功耗的要求。而现在很多用户缺乏代码编写的想法，编写出一个有时序问题的设计。为了满足要求，就会不停修改，再综合再布局布线来满足自己的时序目标。其实，他们需要的是重新评估他们的HDL代码技术以及他们的控制信号。 例如，如何使用这些D触发器呢？首先说明几... 用户必须要认识到，学习一下技巧可以让更多的逻辑放在更少的Slice中，使工具能够达到既实现设计时序要求又满足用户对功耗的要求。而现在很多用户缺乏代码编写的想法，编写出一个有时序问题的设计。为了满足要求，就会不停修改，再综合再布局布线来满足自己的时序目标。其实，他们需要的是重新评估他们的HDL代码技术以及他们的控制信号。 例如，如何使用这些D触发器呢？首先说明几...
- 周期约束 周期概念是FPGA/ASIC时序定义的基础，周期（PERIOD）约束附加在时钟网线上，时序分析工具根据PERIOD约束检查时钟域内所有同步元件（包括寄存器、锁存器、同步RAM/ROM等）的时序是否满足要求。 PERIOD约束会自动处理寄存器时钟端的反相问题。如果相邻同步元件的时钟相位相反，那么它们之间的延时将被默认限制为PERIOD约束值的一半。 PERIOD... 周期约束 周期概念是FPGA/ASIC时序定义的基础，周期（PERIOD）约束附加在时钟网线上，时序分析工具根据PERIOD约束检查时钟域内所有同步元件（包括寄存器、锁存器、同步RAM/ROM等）的时序是否满足要求。 PERIOD约束会自动处理寄存器时钟端的反相问题。如果相邻同步元件的时钟相位相反，那么它们之间的延时将被默认限制为PERIOD约束值的一半。 PERIOD...
- 目录 边沿检测 这是如何实现的呢？ 下面给出Verilog HDL代码： 给出测试代码： 在Modelsim进行功能仿真： ISE中进行综合得到RTL Schematic： 边沿检测 顾名思义，就是检测一个信号的边沿，当信号上升沿或下降沿到来时，获取一个脉冲信号。 时序图如下图： 这是如何实现的呢？ 下面给出分析过程： 如下图： d0为输入... 目录 边沿检测 这是如何实现的呢？ 下面给出Verilog HDL代码： 给出测试代码： 在Modelsim进行功能仿真： ISE中进行综合得到RTL Schematic： 边沿检测 顾名思义，就是检测一个信号的边沿，当信号上升沿或下降沿到来时，获取一个脉冲信号。 时序图如下图： 这是如何实现的呢？ 下面给出分析过程： 如下图： d0为输入...
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